ALTERA上DE2平台，verilog描述，无符号乘法器，在数码管显示结果。
标签： ALTERA DE2
上传时间： 2013-12-13
上传用户：牧羊人8920
代码分为两部分：ff_const_mul.v和ff_mul.v，从而实现GF乘法器，VERILOG编写
标签： ff_const_mul ff_mul 分 代码
上传时间： 2016-11-13
上传用户：
最基本的vhdl運算，採用8bit作乘法器，將兩串8bit的值輸入之後進行相乘
标签： vhdl
上传时间： 2013-12-16
上传用户：zhenyushaw
这个连接池是直接从JIVE中取出来的，进行了一下修改，使得连接参数直接在程序中设定而不是从属性文件中读取。 [b]用法：[/b] 先设定自己的连接参数，在DbConnectionDefaultPool.java文件的loadProperties方法中。注意你也需要设定连接池的log文件的存放位置。
标签： JIVE 连接
上传时间： 2016-11-21
上传用户：TF2015
地址译码，状态机的编写，三态输出，布司乘法器
标签： 地址 译码
上传时间： 2014-07-31
上传用户：脚趾头
绝对好东西，一个VHDL写的任意宽度通用串行乘法器，以最少的资源实现乘法器功能。
标签：
上传时间： 2017-01-10
上传用户：lepoke
基4-FFT蝶形单元实现，按照FPGA内部的乘法器功能编写的
标签： FFT
上传时间： 2014-01-05
上传用户：520
基于verilog的fir滤波器设计，用的并行结构。在前面基础上加入四级流水（加法器，并行乘法器，乘法结果相加两级），通过验证。
标签： verilog fir 滤波器设计
上传时间： 2013-11-26
上传用户：liuchee
汉诺塔！！！ Simulate the movement of the Towers of Hanoi puzzle Bonus is possible for using animation eg. if n = 2 A→B A→C B→C if n = 3 A→C A→B C→B A→C B→A B→C A→C
标签： the animation Simulate movement
上传时间： 2017-02-11
上传用户：waizhang
VHDL编程一百例，包括加法器、乘法器、移位寄存器、奇偶校验器等。pdf格式的，仅供学习使用
标签： VHDL 编程
上传时间： 2017-03-01
上传用户：chfanjiang
