直接型到级联型的形式转换 ％ [b0,B,A]=dir2cas(b,a) ％b 为直接型的分子多项式系数 ％a 为直接型的分母多项式系数 ％b0为增益系数 ％B 为包含各bk的K乘3维实系数矩阵 ％A 为包含各ak的K乘3维实系数矩阵 ％
上传时间： 2013-12-30
上传用户：agent
B树及其B+树的实现代码，支持模版（数据类型，M值）
上传时间： 2016-02-22
上传用户：jhksyghr
Description Calculate a+b Input Two integer a,b (0<=a,b<=101000) Output Output a + b Sample Input 5 7 Sample Output 12
标签： Description Calculate integer 101000
上传时间： 2014-01-25
上传用户：tonyshao
只有最初级的逻辑电路才使用单一的时钟。大多数与数据传输相关的应用都有与生俱来的挑战，即跨越多个时钟域的数据移动，本文将介绍怎样在同步设计中处理异步信号
上传时间： 2016-08-22
上传用户：yyq123456789
根据freescale XXDZ60的多用途时钟发生器的设置原理，FEI->PEE模式变化的寄存器设置，总线频率由外部晶振的4M调整为10M MCGOUT
上传时间： 2016-09-01
上传用户：gaojiao1999
多功能时钟/日历芯片PCF8563并同AT89C51结合
上传时间： 2016-10-07
上传用户：2525775
FPGA VERILOG 用DCFIFO实现 跨时钟域的数据传输，已验证，直接可用
上传时间： 2014-01-07
上传用户：jichenxi0730
alteral FPGA VERILOG 利用 ROM DCFIFO 和RAM 实现高速到低速时钟域的数据传输 ，值得学习。
标签： alteral VERILOG DCFIFO FPGA
上传时间： 2013-12-26
上传用户：lepoke
一种将异步时钟域转换成同步时钟域的方法，可节省资源，避免格雷码转换。
上传时间： 2016-12-07
上传用户：csgcd001
VHDL多功能时钟设计~~24小时制~带闹钟
上传时间： 2014-09-01
上传用户：cxl274287265
