VIP专区-嵌入式/单片机编程源码精选合集系列（127）资源包含以下内容：1. PLC 学习 让学生了解PLC的基本结构和组成.2. wdog的示例文件.3. 这是一个数字滤波程序.4. T6963C程序.5. PCI总线驱动开发的入门资料,包含了配置空间,内存空间的详细解答, 非常适合初学者..6. 一种高速PCI数据接口卡的方案设计, 介绍了软件和硬件和驱动开发. 对开发者有用..7. pc机的系统总线介绍, 包括PCI, isa,南北桥等, 适合初学,高手就不必看了..8. 工控行业的控制卡驱动和应用程序, 能用于演示简单的pci控制卡的加工应用..9. 内含丰富的单片机源代码.10. 电子万年历 包括程序及原理图 公历年月日时分秒 温度.11. 用verilogHDL语言编写程序代码实现LCD液晶字符显示.12. 51 计算器 protus keil 源码 图.13. picc18 单片机 游戏 国际象棋 protus仿真 源码 图.14. 基于STM32系列的程序包,包括SPI,ADC,CAN.15. 基于LPC系列ARM7的CAN通信,包括了收发.16. LCD1602液晶显示程序,实现字符串等信息显示功能..17. opb接口sdram控制器源码.18. stc89c51系列介绍.19. IT人物传记：磁盘之父--约翰逊与舒加特 可以看下他的成功经验.20. nRF2401的驱动程序.21. 周立功的GUI源代码.22. uip-1.0-apps C语言编写的开源软件, 它的文档和源代码可用于商业和非商业用途, 它已经移植到了大部分的8位微控制器, 而且已在很多的嵌入式产品和项目中使用.23. uip-1.0doc C语言编写的开源软件, 它的文档和源代码可用于商业和非商业用途, 它已经移植到了大部分的8位微控制器, 而且已在很多 的嵌入式产品和项目中使用.24. uip-1.0lib C语言编写的开源软件, 它的文档和源代码可用于商业和非商业用途, 它已经移植到了大部分的8位微控制器, 而且已在很多 的嵌入式产品和项目中使用.25. uip-1.0uip C语言编写的开源软件, 它的文档和源代码可用于商业和非商业用途, 它已经移植到了大部分的8位微控制器, 而且已在很多 的嵌入式产品和项目中使用.26. uip-1.0unix C语言编写的开源软件, 它的文档和源代码可用于商业和非商业用途, 它已经移植到了大部分的8位微控制器, 而且已在很多 的嵌入式产品和项目中使用.27. 中文图形显示控制芯片ST7920的原理与应用.28. small trto,基于51的操作系统.29. 基于实时嵌入式系统的WAP移植和应用开发。.30. ARM开发环境IAR下针对ZLG的实验板EasyARM615的应用示例程序.31. ARM开发环境IAR下针对ZLG的实验板的预定义工程模板.32. java源代码,protel原理图 H桥电机驱动器 特点：5-7V低电压供电.33. 一个简单的gui设计案例.34. Testing_Embedded_Software嵌入式软件测试原版书.35. spi的几种工作模式。可能有点乱.36. USB_D12开发评估板实现USB键盘的全部源代码.37. 《ARM嵌入式系统开发典型模块》.经典.38. ucos-II的中文注释源代码.39. 发动机测试平台原理图.40. vb 下的电子琴模拟程序 支持多种声音.
标签： 安防技术
上传时间： 2013-04-15
上传用户：eeworm
VSPD（虚拟串口） VDM工具包 VBAI工具包 nat123（labview发布外网必备） MotionAssistant（运动控制模块） labview2014中文版 labview visa安装包（学习串口必备） FPGA模块安装包 DCT工具包 DAQ安装包 Access2007安装包（学习access数据库必备） 界面美化工具包.ogp LV 2012 setup software.zip …………
上传时间： 2013-04-15
上传用户：eeworm
本文对嵌入硬核的FPGA布线通道宽度分布和改进FPGA布局算法进行了研究。文章在嵌入硬核的FPGA布线通道宽度分布研究中，引入了四种架构，其布线通道宽度分布函数分别为均匀、脉冲、高斯和三角分布。通过修改VPR工具的源代码，使平台适用于具有嵌入硬核的FPGA架构，利用MCNC基准电路来测试这四种架构的性能。实验结果表明：在以网线平均长度作为指标的测试中，通道宽度均匀分布的架构具有更短的布线长度、更优的性能。
上传时间： 2013-06-01
上传用户：JGR2013
本文对嵌入硬核的FPGA布线通道宽度分布和改进FPGA布局算法进行了研究。文章在嵌入硬核的FPGA布线通道宽度分布研究中，引入了四种架构，其布线通道宽度分布函数分别为均匀、脉冲、高斯和三角分布。通过修改VPR工具的源代码，使平台适用于具有嵌入硬核的FPGA架构，利用MCNC基准电路来测试这四种架构的性能。实验结果表明：在以网线平均长度作为指标的测试中，通道宽度均匀分布的架构具有更短的布线长度、更优的性能。
上传时间： 2013-06-27
上传用户：xsnjzljj
特点： 精确度0.1%满刻度 可作各式數學演算式功能如:A+B/A-B/AxB/A/B/A&B(Hi or Lo)/|A|/ 16 BIT类比输出功能 输入与输出绝缘耐压2仟伏特/1分钟(input/output/power) 宽范围交直流兩用電源設計 尺寸小,穩定性高
上传时间： 2014-12-23
上传用户：ydd3625
特点(FEATURES) 精确度0.1%满刻度 (Accuracy 0.1%F.S.) 可作各式数学演算式功能如:A+B/A-B/AxB/A/B/A&B(Hi or Lo)/|A| (Math functioA+B/A-B/AxB/A/B/A&B(Hi&Lo)/|A|/etc.....) 16 BIT 类比输出功能(16 bit DAC isolating analog output function) 输入/输出1/输出2绝缘耐压2仟伏特/1分钟(Dielectric strength 2KVac/1min. (input/output1/output2/power)) 宽范围交直流两用电源设计(Wide input range for auxiliary power) 尺寸小,稳定性高(Dimension small and High stability)
上传时间： 2013-11-24
上传用户：541657925
TLC2543是TI公司的12位串行模数转换器，使用开关电容逐次逼近技术完成A/D转换过程。由于是串行输入结构，能够节省51系列单片机I/O资源；且价格适中，分辨率较高，因此在仪器仪表中有较为广泛的应用。 TLC2543的特点 （1）12位分辩率A/D转换器； （2）在工作温度范围内10μs转换时间； （3）11个模拟输入通道； （4）3路内置自测试方式； （5）采样率为66kbps； （6）线性误差±1LSBmax； （7）有转换结束输出EOC； （8）具有单、双极性输出； （9）可编程的MSB或LSB前导； （10）可编程输出数据长度。 TLC2543的引脚排列及说明 TLC2543有两种封装形式：DB、DW或N封装以及FN封装，这两种封装的引脚排列如图1，引脚说明见表1 TLC2543电路图和程序欣赏 #include<reg52.h> #include<intrins.h> #define uchar unsigned char #define uint unsigned int sbit clock=P1^0; sbit d_in=P1^1; sbit d_out=P1^2; sbit _cs=P1^3; uchar a1,b1,c1,d1; float sum,sum1; double sum_final1; double sum_final; uchar duan[]={0x3f,0x06,0x5b,0x4f,0x66,0x6d,0x7d,0x07,0x7f,0x6f}; uchar wei[]={0xf7,0xfb,0xfd,0xfe}; void delay(unsigned char b) //50us { unsigned char a; for(;b>0;b--) for(a=22;a>0;a--); } void display(uchar a,uchar b,uchar c,uchar d) { P0=duan[a]|0x80; P2=wei[0]; delay(5); P2=0xff; P0=duan[b]; P2=wei[1]; delay(5); P2=0xff; P0=duan[c]; P2=wei[2]; delay(5); P2=0xff; P0=duan[d]; P2=wei[3]; delay(5); P2=0xff; } uint read(uchar port) { uchar i,al=0,ah=0; unsigned long ad; clock=0; _cs=0; port<<=4; for(i=0;i<4;i++) { d_in=port&0x80; clock=1; clock=0; port<<=1; } d_in=0; for(i=0;i<8;i++) { clock=1; clock=0; } _cs=1; delay(5); _cs=0; for(i=0;i<4;i++) { clock=1; ah<<=1; if(d_out)ah|=0x01; clock=0; } for(i=0;i<8;i++) { clock=1; al<<=1; if(d_out) al|=0x01; clock=0; } _cs=1; ad=(uint)ah; ad<<=8; ad|=al; return(ad); } void main() { uchar j; sum=0;sum1=0; sum_final=0; sum_final1=0; while(1) { for(j=0;j<128;j++) { sum1+=read(1); display(a1,b1,c1,d1); } sum=sum1/128; sum1=0; sum_final1=(sum/4095)*5; sum_final=sum_final1*1000; a1=(int)sum_final/1000; b1=(int)sum_final%1000/100; c1=(int)sum_final%1000%100/10; d1=(int)sum_final%10; display(a1,b1,c1,d1); } }
上传时间： 2013-11-19
上传用户：shen1230
摘要: 串行传输技术具有更高的传输速率和更低的设计成本, 已成为业界首选, 被广泛应用于高速通信领域。提出了一种新的高速串行传输接口的设计方案, 改进了Aurora 协议数据帧格式定义的弊端, 并采用高速串行收发器Rocket I/O, 实现数据率为2.5 Gbps的高速串行传输。关键词: 高速串行传输; Rocket I/O; Aurora 协议 为促使FPGA 芯片与串行传输技术更好地结合以满足市场需求, Xilinx 公司适时推出了内嵌高速串行收发器RocketI/O 的Virtex II Pro 系列FPGA 和可升级的小型链路层协议———Aurora 协议。Rocket I/O支持从622 Mbps 至3.125 Gbps的全双工传输速率, 还具有8 B/10 B 编解码、时钟生成及恢复等功能, 可以理想地适用于芯片之间或背板的高速串行数据传输。Aurora 协议是为专有上层协议或行业标准的上层协议提供透明接口的第一款串行互连协议, 可用于高速线性通路之间的点到点串行数据传输, 同时其可扩展的带宽, 为系统设计人员提供了所需要的灵活性[4]。但该协议帧格式的定义存在弊端,会导致系统资源的浪费。本文提出的设计方案可以改进Aurora 协议的固有缺陷,提高系统性能, 实现数据率为2.5 Gbps 的高速串行传输, 具有良好的可行性和广阔的应用前景。
上传时间： 2013-11-06
上传用户：smallfish
分析了静止同步补偿器（Static Synchronous Compensator， STATCOM）的系统结构和工作原理，采用基于调节控制角δ的单变量间接电流控制策略，以PSIM软件为工具建立了STATCOM的仿真模型。在此基础上，分析了多台STATCOM并联运行的控制方法，并选择分散控制方法对2台STATCOM并联进行了仿真分析。仿真实验结果表明STATCOM并联运行可以有效提高无功补偿容量，补偿效果良好。
上传时间： 2014-12-29
上传用户：assef
摘要: 串行传输技术具有更高的传输速率和更低的设计成本, 已成为业界首选, 被广泛应用于高速通信领域。提出了一种新的高速串行传输接口的设计方案, 改进了Aurora 协议数据帧格式定义的弊端, 并采用高速串行收发器Rocket I/O, 实现数据率为2.5 Gbps的高速串行传输。关键词: 高速串行传输; Rocket I/O; Aurora 协议 为促使FPGA 芯片与串行传输技术更好地结合以满足市场需求, Xilinx 公司适时推出了内嵌高速串行收发器RocketI/O 的Virtex II Pro 系列FPGA 和可升级的小型链路层协议———Aurora 协议。Rocket I/O支持从622 Mbps 至3.125 Gbps的全双工传输速率, 还具有8 B/10 B 编解码、时钟生成及恢复等功能, 可以理想地适用于芯片之间或背板的高速串行数据传输。Aurora 协议是为专有上层协议或行业标准的上层协议提供透明接口的第一款串行互连协议, 可用于高速线性通路之间的点到点串行数据传输, 同时其可扩展的带宽, 为系统设计人员提供了所需要的灵活性[4]。但该协议帧格式的定义存在弊端,会导致系统资源的浪费。本文提出的设计方案可以改进Aurora 协议的固有缺陷,提高系统性能, 实现数据率为2.5 Gbps 的高速串行传输, 具有良好的可行性和广阔的应用前景。
上传时间： 2013-10-13
上传用户：lml1234lml
