介绍了基于FPGA的多功能计程车计价器的电路设计。该设计采用了可编程逻辑器件FPGA的ASIC设计，并基于超高速硬件描述语言VHDL在Xilinx公司的SpartanⅡ系列的2sc200PQ208-5芯片上编程实现了整个系统的控制部分，整个自动控制系统由四个模块构成：秒分频模块、控制模块、计量模块和译码显示模块。该设计不仅仅实现了显示计程车计费的功能，其多功能表现在它可以通过选择键选择显示计程车累计走的总路程和乘客乘载的时间。计时、计程、计费准确可靠，应用于实际当中有较好的实用价值和较高的可行性
上传时间： 2015-10-24
上传用户：偷心的海盗
《分频器设计》绝对好用的EDA实验程序！已经通过测试。VHDL语言编写
上传时间： 2013-11-29
上传用户：star_in_rain
基于FPGA的分频器设计,已经通过了仿真(VHDL语言编写)
上传时间： 2013-12-14
上传用户：haoxiyizhong
设计一个可编程间隔定时器，完成8253的功能，实现以下几点要求： 1、 含有3个独立的16位计数器，能够进行3个16位的独立计数。 2、 每一种计数器具有六种工作模式。 3、 能进行二进制/十进制减法计数。 4、 可作定时器或计数器。
上传时间： 2015-11-28
上传用户：lwwhust
vhdl语言描述分频器，实现2、4、8、16……分频，经过实践
上传时间： 2013-12-30
上传用户：hongmo
verilog分频器～时钟为50hmz，波特率采用9600bps～
上传时间： 2013-12-27
上传用户：lwwhust
DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低.
标签： signal_out signal_in DPLL 模
上传时间： 2013-12-26
上传用户：希酱大魔王
使用verilog编写分频器，包括奇分频和偶分频，可以进行任意奇偶分频
上传时间： 2016-01-23
上传用户：stvnash
任意整数分频器的vhdl源程序,放心使用. 无版权问题,欢迎copy.
上传时间： 2016-01-28
上传用户：372825274
分频器，自己尝试编辑的，20和40分频，可以
标签： 分频器
上传时间： 2014-01-04
上传用户：梧桐
