可测试性设计（Design-For-Testability，DFT）已经成为芯片设计中不可或缺的重要组成部分。它通过在芯片的逻辑设计中加入测试逻辑提高芯片的可测试性。在高性能通用 CPU 的设计中，可测试性设计技术得到了广泛的应用。本文结合几款流行的 CPU，综述了可应用于通用 CPU 等高性能芯片设计中的各种可测试性方法，包括扫描设计（Scan Design），内建自测试（Built-In Self-Test，BIST），测试点插入（Test Point Insertion），与 IEEE 1149.1标准兼容的边界扫描设计（Boundary Scan Design，BSD）等技术。
上传时间： 2021-10-15
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随着印制电路板功能的日益增强，结构日趋复杂，系统中各个功能单元之间的连线间距越来越细密，基于探针的电路系统测试方法已经很难满足现在的测试需要。边界扫描测试(BST)技术通过将边界扫描寄存器单元安插在集成电路内部的每个引脚上，相当于设置了施加激励和观测响应的内建虚拟探头，通过该技术可以大大的提高数字系统的可观测性和可控性，降低测试难度。针对这种测试需求，本文给出了基于FPGA的边界扫描控制器设计方法。 完整的边界扫描测试系统主要由测试控制部分和目标器件构成，其中测试控制部分由测试图形、数据的生成与分析及边界扫描控制器两部分构成。而边界扫描控制器是整个系统的核心，它主要实现JTAG协议的自动转换，产生符合IEEE标准的边界扫描测试总线信号，而边界扫描测试系统工作性能主要取决与边界扫描控制器的工作效率。因此，设计一个能够快速、准确的完成JTAG协议转换，并且具有通用性的边界扫描控制器是本文的主要研究工作。 本文首先从边界扫描技术的基本原理入手，分析边界扫描测试的物理基础、边界扫描的测试指令及与可测性设计相关的标准，提出了边界扫描控制器的总体设计方案。其次，采用模块化设计思想、VHDL语言描述来完成要实现的边界扫描控制器的硬件设计。然后，利用自顶向下的验证方法，在对控制器内功能模块进行基于Testbench验证的基础上，利用嵌入式系统的设计思想，将所设计的边界扫描控制器集成到SOPC中，构成了基于SOPC的边界扫描测试系统。并且对SOPC系统进行软硬件协同仿真，实现对边界扫描控制器的功能验证后将其应用到实际的测试电路当中。最后，在基于SignalTapⅡ硬件调试的基础上，软硬件结合对整个系统可行性进行了测试。从测试结果看，达到了预期的设计目标，该边界扫描控制器的设计方案是正确可行的。 本文设计的边界扫描控制器具有自主知识产权，可以与其他处理器结合构成完整的边界扫描测试系统，并且为SOPC系统提供了一个很有实用价值的组件，具有很明显的现实意义。
上传时间： 2013-07-20
上传用户：hewenzhi
·作者：[美]Michael D.Ciletti出版社：电子工业出版社 内容简介：本书通过大量完整的实例讲解了使用VerilogHDL进行超大规模集成电路设计的结构化建模方法、关键步骤和设计验证方法等实用内容。全书共分11章，涵盖了建模、结构平衡、功能验证、故障模拟和逻辑合成等关键问题，还有合成后设计确认、定时分析及可测性设计等内容。
上传时间： 2013-06-19
上传用户：PresidentHuang
设计了一种片上系统（SoC）复位电路。该电路能对外部输入信号进行同步化处理以抑制亚稳态，采用多级D触发器进行滤波提升抗干扰能力，并且控制产生系统所需的复位时序以满足软硬件协同设计需求。同时，完成了可测性设计（DFT）。基于Xilinx spartan-6 FPGA进行了验证。结果表明该电路可以抑制90 ?滋s以下的外部干扰信号，并能正确产生系统所需的复位信号。
上传时间： 2014-12-29
上传用户：guojin_0704
用于SoC设计的DFT和BIST，讲解了在SOC设计中需要考虑的可测性设计问题
上传时间： 2016-10-28
上传用户：亚亚娟娟123
《数字集成电路:电路、系统与设计(第二版) 》，电子工业出版社出版，外文书名: Digital Integrated Circuits:A Design Perspective,Second Edition，作者：简·M.拉贝艾 (Jan M.Rahaey) (作者), Anantha Chandrakasan (作者), Borivoje Nikolic (作者), 周润德 (译者), 等 (译者)。本书由美国加州大学伯克利分校Jan M. Rabaey教授等人所著。全书共12章，分为三部分： 基本单元、电路设计和系统设计。本书在对MOS器件和连线的特性做了简要的介绍之后，深入分析了数字设计的核心——反相器，并逐步将这些知识延伸到组合逻辑电路、时序逻辑电路、控制器、运算电路以及存储器这些复杂数字电路与系统的设计中。为了反映数字集成电路设计进入深亚微米领域后正在发生的深刻变化，本书以CMOS工艺的实际电路为例，讨论了深亚微米器件效应、电路最优化、互连线建模和优化、信号完整性、时序分析、时钟分配、高性能和低功耗设计、设计验证、芯片测试和可测性设计等主题，着重探讨了深亚微米数字集成电路设计所面临的挑战和启示。
上传时间： 2022-05-13
上传用户：zhaiyawei
《集成电路设计制造中EDA工具实用教程》共17章，分为三个部分。第一部分介绍半导体工艺和半导体器件仿真工具，分别介绍了Synopsys公司的TSUPREM4/MEDICI，ISE TCAD和Silvaco公司的Athena/Atlas等TCAD工具及其使用，并以ESD静电放电防护器件的设计及验证为实例介绍这些软件工具的应用。第二部分介绍了模拟集成电路设计工具的应用，辅以典型模拟IC电路的设计实例，以Cadence设计流程中的工具为主，同时也介绍了业界常用的Synopsys的Hspice电路仿真工具和Mentor Graphics的Calibre版图验证工具。第三部分为数字集成电路的设计工具使用教程，分别介绍了用Matlab进行系统级验证、用ModelSim和NC-Verilog进行HDL描述和仿真、用Xilinx ISE进行EPGA验证设计、用Synopsys的Design Compiler工具进行逻辑综合以及使用Cadence的SE和SOC Encounter进行IC后端设计等。最后介绍了可测性设计的基本概念和流程。
上传时间： 2022-07-16
上传用户：zhaiyawei
FPGA(Field Programmable Gate Arrays)是目前广泛使用的一种可编程器件，FPGA的出现使得ASIC(Application Specific Integrated Circuits)产品的上市周期大大缩短，并且节省了大量的开发成本。目前FPGA的功能越来越强大，满足了目前集成电路发展的新需求，但是其结构同益复杂，规模也越来越大，内部资源的种类也R益丰富，但同时也给测试带来了困难，FPGA的发展对测试的要求越来越高，对FPGA测试的研究也就显得异常重要。 本文的主要工作是提出一种开关盒布线资源的可测性设计，通过在FPGA内部加入一条移位寄存器链对开关盒进行配置编程，使得开关盒布线资源测试时间和测试成本减少了99％以上，而且所增加的芯片面积仅仅在5％左右，增加的逻辑资源对FPGA芯片的使用不会造成任何影响，这种方案采用了小规模电路进行了验证，取得了很好的结果，是一种可行的测试方案。 本文的另一工作是采用一种FPGA逻辑资源的测试算法对自主研发的FPGA芯片FDP250K的逻辑资源进行了严格、充分的测试，从FPGA最小的逻辑单元LC开始，首先得到一个LC的测试配置，再结合SLICE内部两个LC的连接关系得到一个SLICE逻辑单元的4种测试配置，并且采用阵列化的测试方案，同时测试芯片内部所有的逻辑单元，使得FPGA内部的逻辑资源得完全充分的测试，测试的故障覆盖率可达100％，测试配置由配套编程工具产生，测试取得了完满的结果。
上传时间： 2013-06-11
上传用户：唐僧他不信佛
现场可编程门阵列(FPGA)是一种新型器件,它将门阵列的通用结构与现场可编程的特性结合于一体.如今,FPGA系列器件已成为最受欢迎的器件之一.随着FPGA器件的广泛应用,它在数字系统中的作用日益变得重要,它所要求的准确性也变得更高.因此,对FPGA器件的故障测试和故障诊断方法进行更全面的研究具有重要意义.随着集成电路规模的迅速膨胀,电路结构变得复杂,使大量的故障不可测.所以,人们把视线转向了可测性设计(DFT)问题.可测性设计的提出为解决测试问题开辟了新的有效途径,而边界扫描测试方法(BST)是其中一个重要的技术.本文阐述了FPGA系列器件的结构特点,边界扫描测试相关的基本概念与基本理论,给出利用布尔矩阵理论建立的边界扫描测试过程的数学描述和数学模型.论文中主要讨论了边界扫描测试中的测试优化问题,给出解决两类优化问题的现有算法,对它们的优缺点进行了对比,并且提出对两种现有算法的改进,比较了改进前后优化算法的性能.最后总结了利用边界扫描测试FPGA的具体过程.
上传时间： 2013-08-06
上传用户：mdrd3080
FPGA(Field Programmable Gate Arrays)是目前广泛使用的一种可编程器件，FPGA的出现使得ASIC(Application Specific Integrated Circuits)产品的上市周期大大缩短，并且节省了大量的开发成本。目前FPGA的功能越来越强大，满足了目前集成电路发展的新需求，但是其结构同益复杂，规模也越来越大，内部资源的种类也R益丰富，但同时也给测试带来了困难，FPGA的发展对测试的要求越来越高，对FPGA测试的研究也就显得异常重要。 本文的主要工作是提出一种开关盒布线资源的可测性设计，通过在FPGA内部加入一条移位寄存器链对开关盒进行配置编程，使得开关盒布线资源测试时间和测试成本减少了99％以上，而且所增加的芯片面积仅仅在5％左右，增加的逻辑资源对FPGA芯片的使用不会造成任何影响，这种方案采用了小规模电路进行了验证，取得了很好的结果，是一种可行的测试方案。 本文的另一工作是采用一种FPGA逻辑资源的测试算法对自主研发的FPGA芯片FDP250K的逻辑资源进行了严格、充分的测试，从FPGA最小的逻辑单元LC开始，首先得到一个LC的测试配置，再结合SLICE内部两个LC的连接关系得到一个SLICE逻辑单元的4种测试配置，并且采用阵列化的测试方案，同时测试芯片内部所有的逻辑单元，使得FPGA内部的逻辑资源得完全充分的测试，测试的故障覆盖率可达100％，测试配置由配套编程工具产生，测试取得了完满的结果。
上传时间： 2013-06-29
上传用户：Thuan
