摘 要：单片机多机通讯一般采用串行总线方式，但在通讯距离短，通讯数据量大，通讯速率高的场合也会用到多机并行通讯。本文介绍一种采用简单逻辑电路实现单片机多机并行通讯的方法。关键词：并行通讯，三态缓冲寄存器，双端口存储器，总线隔离1、 简介本文介绍的单片机多机并行通讯系统，使用89C51作为主机，多片89C2051作为从机。（89C2051为20脚300MIL封装，带有2K FLASH E2PROM的单片机，除了少了两个并口外，具备MCS-51系列单片机所有功能。因为其体积小，功能强，必将在单片机应用领域内广泛使用）。这种并行通讯方法适用于在多站点，多层次的检测和控制系统中充当通信控制器的角色；也适合于用作单片机串行口扩充电路。
上传时间： 2013-10-31
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PLC TM卡开发系统汇编程序(ATM8051) ;***************** 定义管脚*************************SCL BIT P1.0SDA BIT P1.1GC BIT P1.2BZ BIT P3.6LEDI BIT P1.4LEDII BIT P1.5OK BIT 20H.1OUT1 BIT P1.3OUT2 BIT P1.0OUT3 BIT P1.1RXD BIT P3.0TXD BIT P3.1PCV BIT P3.2WPC BIT P3.3RPC BIT P3.5LEDR BIT P3.4LEDL BIT P3.6TM BIT P3.7;********************定义寄存器***********************ROMDTA EQU 30H;NUMBY EQU 61H;SLA EQU 60H;MTD EQU 2FH;MRD EQU 40H;TEMP EQU 50H;;ORG 00H;;INDEX:MOV P1, #00H;MOV P2, #0FFHMOV MTD ,#00HCALL REEMOV R0,40HCJNE R0,#01,NO;MOV P2,#1CHLJMP VIMEN MOV P2,#79HACALL TOUCHRESET ;JNC NO ;CALL READTM ;CJNE A,#01H,NO;NOPMOV MTD, #00HCALL WEENOPMOV P2,#4AHSETB BZCALL TIMECLR BZMOV PCON, #0FFHVIME:CALL TIME1CALL TOUCHRESETJNC VIMECALL READTMCJNE A, #01H,VIME;NOPNOPNOPIII: MOV MTD,#00HCALL REECALL BBJNB OK,NO1LJMP ZHUNO1:MOV MTD,#10H
上传时间： 2014-03-24
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C8051Fxxx 系列单片机是完全集成的混合信号系统级芯片，具有与8051 兼容的微控制器内核，与MCS-51 指令集完全兼容。除了具有标准8052 的数字外设部件之外，片内还集成了数据采集和控制系统中常用的模拟部件和其它数字外设及功能部件。参见表1.1 的产品选择指南可快速查看每个MCU 的特性。 MCU 中的外设或功能部件包括模拟多路选择器、可编程增益放大器、ADC、DAC、电压比较器、电压基准、温度传感器、SMBus/ I2C、UART、SPI、可编程计数器/定时器阵列（PCA）、定时器、数字I/O 端口、电源监视器、看门狗定时器（WDT）和时钟振荡器等。所有器件都有内置的FLASH 程序存储器和256 字节的内部RAM，有些器件内部还有位于外部数据存储器空间的RAM，即XRAM。C8051Fxxx 单片机采用流水线结构，机器周期由标准的12 个系统时钟周期降为1 个系统时钟周期，处理能力大大提高，峰值性能可达25MIPS。C8051Fxxx 单片机是真正能独立工作的片上系统（SOC）。每个MCU 都能有效地管理模拟和数字外设，可以关闭单个或全部外设以节省功耗。FLASH 存储器还具有在系统重新编程能力，可用于非易失性数据存储，并允许现场更新8051 固件。应用程序可以使用MOVC 和MOVX 指令对FLASH 进行读或改写，每次读或写一个字节。这一特性允许将程序存储器用于非易失性数据存储以及在软件控制下更新程序代码。片内JTAG 调试支持功能允许使用安装在最终应用系统上的产品MCU 进行非侵入式（不占用片内资源）、全速、在系统调试。该调试系统支持观察和修改存储器和寄存器，支持断点、单步、运行和停机命令。在使用JTAG 调试时，所有的模拟和数字外设都可全功能运行。每个MCU 都可在工业温度范围（-45℃到+85℃）内用2.7V-3.6V（F018/019 为2.8V-3.6V）的电压工作。端口I/O、/RST 和JTAG 引脚都容许5V 的输入信号电压。
上传时间： 2013-11-14
上传用户：jiangshandz
摘要: 本文介绍了L ED 显示屏常规型驱动电路的设计方式及其存在的缺陷, 提出了简单的L ED 显示屏恒流驱动方式及电路的实现。关键词:L ED 显示屏 动态扫描 驱动电路中图分类号: TN 873+ . 93 文献标识码:A 文章编号: 1005- 9490(2001) 03- 0252- 051 引 言 L ED 显示屏是80 年代后期在全球迅速发展起来的新型信息显示媒体, 它利用发光二极管构成的点阵模块或像素单元, 组成大面积显示屏幕, 以其可靠性高、使用寿命、环境适应能力强、性能价格比高、使用成本低等特点, 在信息显示领域已经得到了非常广泛的应用[ 1 ]。L ED 显示屏主要包括发光二极管构成的阵列、驱动电路、控制系统及传输接口和相应的应用软件等, 其中驱动电路设计的好坏, 对L ED 显示屏的显示效果、制作成本及系统的运行性能起着很重要的作用。所以, 设计一种既能满足控制驱动的要求, 同时使用器件少、成本低的控制驱动电路是很有必要的。本文就常规型驱动电路的设计作些分析并提出恒流驱动电路的设计方式。2 L ED 显示屏常规驱动电路的设计 L ED 显示屏驱动电路的设计, 与所用控制系统相配合, 通常分为动态扫描型驱动及静态锁存型驱动二大类。以下就动态扫描型驱动电路的设计为例为进行分析:动态扫描型驱动方式是指显示屏上的4 行、8 行、16 行等n 行发光二极管共用一组列驱动寄存器, 通过行驱动管的分时工作, 使得每行L ED 的点亮时间占总时间的1ön , 只要每行的刷新速率大于50 Hz, 利用人眼的视觉暂留效应, 人们就可以看到一幅完整的文字或画面[ 2 ]。常规型驱动电路的设计一般是用串入并出的通用集成电路芯片如74HC595 或MC14094 等作为列数据锁存, 以8050 等小功率N PN 三极管为列驱动, 而以达林顿三极管如T IP127 等作为行扫描管, 其电路如图1 所示。
上传时间： 2014-02-19
上传用户：lingzhichao
什么是JTAG 到底什么是JTAG呢？ JTAG(Joint Test Action Group)联合测试行动小组)是一种国际标准测试协议（IEEE 1149.1兼容），主要用于芯片内部测试。现在多数的高级器件都支持JTAG协议，如DSP、FPGA器件等。标准的JTAG接口是4线：TMS、 TCK、TDI、TDO，分别为模式选择、时钟、数据输入和数据输出线。 JTAG最初是用来对芯片进行测试的，基本原理是在器件内部定义一个TAP（Test Access Port�测试访问口）通过专用的JTAG测试工具对进行内部节点进行测试。JTAG测试允许多个器件通过JTAG接口串联在一起，形成一个JTAG链，能实现对各个器件分别测试。现在，JTAG接口还常用于实现ISP（In-System rogrammable�在线编程），对FLASH等器件进行编程。 JTAG编程方式是在线编程，传统生产流程中先对芯片进行预编程现再装到板上因此而改变，简化的流程为先固定器件到电路板上，再用JTAG编程，从而大大加快工程进度。JTAG接口可对PSD芯片内部的所有部件进行编程 JTAG的一些说明 通常所说的JTAG大致分两类，一类用于测试芯片的电气特性，检测芯片是否有问题；一类用于Debug；一般支持JTAG的CPU内都包含了这两个模块。 一个含有JTAG Debug接口模块的CPU，只要时钟正常，就可以通过JTAG接口访问CPU的内部寄存器和挂在CPU总线上的设备，如FLASH，RAM，SOC（比如4510B，44Box，AT91M系列）内置模块的寄存器，象UART，Timers，GPIO等等的寄存器。 上面说的只是JTAG接口所具备的能力，要使用这些功能，还需要软件的配合，具体实现的功能则由具体的软件决定。 例如下载程序到RAM功能。了解SOC的都知道，要使用外接的RAM，需要参照SOC DataSheet的寄存器说明，设置RAM的基地址，总线宽度，访问速度等等。有的SOC则还需要Remap，才能正常工作。运行Firmware时，这些设置由Firmware的初始化程序完成。但如果使用JTAG接口，相关的寄存器可能还处在上电值，甚至时错误值，RAM不能正常工作，所以下载必然要失败。要正常使用，先要想办法设置RAM。在ADW中，可以在Console窗口通过Let 命令设置，在AXD中可以在Console窗口通过Set命令设置。
上传时间： 2013-10-23
上传用户：aeiouetla
SEED-DEC2812函数:一、 SEED-DEC2812 系统初始化函数二、 系统PIE 中断矢量表控制寄存器的操作函数.
上传时间： 2014-12-28
上传用户：qiao8960
The Virtex™-4 user access register (USR_ACCESS_VIRTEX4) is a 32-bit register thatprovides direct access to bitstream data by the FPGA fabric. It is useful for loadingPowerPC™ 405 (PPC405) processor caches and/or other data into the FPGA after the FPGAhas been configured, thus achieving partial reconfiguration. The USR_ACCESS_VIRTEX4register is programmed through the bitstream with a command that writes a series of 32-bitwords.
标签： USR_ACCESS PowerPC XAPP 719
上传时间： 2013-11-13
上传用户：我累个乖乖
FSM 分两大类：米里型和摩尔型。 组成要素有输入(包括复位)，状态(包括当前状态的操作)，状态转移条件，状态的输出条件。 设计FSM 的方法和技巧多种多样，但是总结起来有两大类：第一种，将状态转移和状态的操作和判断等写到一个模块(process、block)中。另一种是将状态转移单独写成一个模块，将状态的操作和判断等写到另一个模块中(在Verilog 代码中，相当于使用两个“always” block)。其中较好的方式是后者。其原因 如下： 首先FSM 和其他设计一样，最好使用同步时序方式设计，好处不再累述。而状态机实现后，状态转移是用寄存器实现的，是同步时序部分。状态的转移条件的判断是通过组合逻辑判断实现的，之所以第二种比第一种编码方式合理，就在于第二种编码将同步时序和组合逻辑分别放到不同的程序块(process，block) 中实现。这样做的好处不仅仅是便于阅读、理解、维护，更重要的是利于综合器优化代码，利于用户添加合适的时序约束条件，利于布局布线器实现设计。显式的 FSM 描述方法可以描述任意的FSM(参考Verilog 第四版)P181 有限状态机的说明。两个 always 模块。其中一个是时序模块，一个为组合逻辑。时序模块设计与书上完全一致，表示状态转移，可分为同步与异步复位。
标签： 状态
上传时间： 2013-10-23
上传用户：yupw24
设计工程师通常在FPGA上实现FIFO(先进先出寄存器)的时候，都会使用由芯片提供商所提供的FIFO。但是，由于其通用性使得其针对性变差，某些情况下会变得不方便或者将增加硬件成本。此时，需要进行自行FIFO设计。本文提供了一种基于信元的FIFO设计方法以供设计者在适当的时候选用。这种方法也适合于不定长包的处理。
上传时间： 2014-01-13
上传用户：mengmeng444425
设计了一种基于FPGA纯硬件方式实现方向滤波的指纹图像增强算法。设计采用寄存器传输级（RTL）硬件描述语言（Verilog HDL），利用时分复用和流水线处理等技术，完成了方向滤波指纹图像增强算法在FPGA上的实现。整个系统通过了Modelsim的仿真验证并在Terasic公司的DE2平台上完成了硬件测试。设计共消耗了3716个逻辑单元，最高处理速度可达92.93MHz。以50MHz频率工作时，可在0.5s以内完成一幅256×256指纹图像的增强处理。
上传时间： 2013-10-12
上传用户：拢共湖塘
