· 摘要： 通过分析小波分析法中的阈值去噪算法的原理,根据MEMS陀螺仪信号漂移的数学模型,采用了基于小波阈值去噪法对MEMS陀螺仪的输出进行实时消噪处理.并将该算法应用到基于DSP的某MEMS陀螺捷联惯导系统后对系统的MEMS陀螺仪进行零漂试验.通过整个系统试验结果分析,使用小波阈值去噪法对抑制MEMS陀螺仪零漂,改善MEMS陀螺仪的零偏稳定性具有很好的效果,肯定了小波阈值去
上传时间： 2013-04-24
上传用户：xiehao13
·详细说明：BM3D去噪算法的实现和相关文档，很好的去噪算法
上传时间： 2013-08-01
上传用户：hasan2015
·摘 要:本文研究了小波闽值图像的去噪方法，并与其它图像去噪方法进行了比较。对lena图像进行MATLAB仿真实验，得到了主观效果图和客观效果的PSNR。研究发现，小波阈值图像去噪无论主观效果还是客观效果都优于其他图像去噪方法。[著者文摘]
上传时间： 2013-06-03
上传用户：BIBI
关于滤波电容_去耦电容_旁路电容作用经典讲述！
上传时间： 2013-04-24
上传用户：suxuan110425
文中讨论了图像的高斯加性噪声模型和图像的稀疏性表示，提出了利用映射函数来描述图像的去噪过程，通过求解映射函数和利用映射函数对加噪图像的小波变换子带系数进行变换，达到了降低图像噪声并使加噪图像逼近原始图像的目的。经过实验比较，验证了本文算法的可行性和鲁棒性。
上传时间： 2013-10-21
上传用户：许小华
提出了一种用各向异性双变量拉普拉斯函数模型去模拟NSCT域的系数的图像去噪算法，这种各向异性双边拉普拉斯模型不仅考虑了NSCT系数相邻尺度间的父子关系，同时满足自然图像不同尺度间NSCT系数方差具有各向异性的特征，基于这种统计模型，文中先推导出了一种各向异性双变量收缩函数的近似形式，然后基于贝叶斯去噪法和局部方差估计将这种新的阈值收缩函数应用于NSCT域，实验结果表明文中提出的方法同小波域 BiShrink算法、小波域ProbShrink算法、小波域NeighShrink算法相比，能够有效地去除图像的高斯噪声，提高了图像的峰值信噪比；并较完整地保持了图像的纹理和边缘等细节信息，从而明显改善了图像的视觉效果。
上传时间： 2013-10-22
上传用户：thuyenvinh
为了提高图像去噪效果，提出了基于Contourlet域HMT模型的Cycle Spinning去噪方法。首先将待去噪图像进行循环平移，使用Contourlet域HMT模型对平移后的图像进行降噪处理，然后将降噪后的图像进行循环反平移，最后将不同循环平移量下的降噪图像进行平均处理，以减少去噪后图像的失真。实验结果表明，该方法不仅可以提高降噪后图像峰值信噪比，而且可以提高降噪后图像的视觉效果。
标签： Contourlet Spinning Cycle HMT
上传时间： 2014-12-23
上传用户：ddddddos
如果明智地选择时钟，一份简单的抖动规范几乎是不够的。而重要的是，你要知道时钟噪声的带宽和频谱形状，才能在采样过程中适当地将它们考虑进去。很多系统设计师对数据转换器时钟的相位噪声和抖动要求规定得不够高，几皮秒的时钟抖动很快就转换成信号路径上的数分贝损耗。
上传时间： 2014-12-23
上传用户：dreamboy36
时钟抖动时域分析(下):
上传时间： 2013-11-17
上传用户：rocketrevenge
摘要: 介绍了时钟分相技术并讨论了时钟分相技术在高速数字电路设计中的作用。 关键词: 时钟分相技术; 应用 中图分类号: TN 79 文献标识码:A 文章编号: 025820934 (2000) 0620437203 时钟是高速数字电路设计的关键技术之一, 系统时钟的性能好坏, 直接影响了整个电路的 性能。尤其现代电子系统对性能的越来越高的要求, 迫使我们集中更多的注意力在更高频率、 更高精度的时钟设计上面。但随着系统时钟频率的升高。我们的系统设计将面临一系列的问 题。 1) 时钟的快速电平切换将给电路带来的串扰(Crosstalk) 和其他的噪声。 2) 高速的时钟对电路板的设计提出了更高的要求: 我们应引入传输线(T ransm ission L ine) 模型, 并在信号的匹配上有更多的考虑。 3) 在系统时钟高于100MHz 的情况下, 应使用高速芯片来达到所需的速度, 如ECL 芯 片, 但这种芯片一般功耗很大, 再加上匹配电阻增加的功耗, 使整个系统所需要的电流增大, 发 热量增多, 对系统的稳定性和集成度有不利的影响。 4) 高频时钟相应的电磁辐射(EM I) 比较严重。 所以在高速数字系统设计中对高频时钟信号的处理应格外慎重, 尽量减少电路中高频信 号的成分, 这里介绍一种很好的解决方法, 即利用时钟分相技术, 以低频的时钟实现高频的处 理。 1 时钟分相技术 我们知道, 时钟信号的一个周期按相位来分, 可以分为360°。所谓时钟分相技术, 就是把 时钟周期的多个相位都加以利用, 以达到更高的时间分辨。在通常的设计中, 我们只用到时钟 的上升沿(0 相位) , 如果把时钟的下降沿(180°相位) 也加以利用, 系统的时间分辨能力就可以 提高一倍(如图1a 所示)。同理, 将时钟分为4 个相位(0°、90°、180°和270°) , 系统的时间分辨就 可以提高为原来的4 倍(如图1b 所示)。 以前也有人尝试过用专门的延迟线或逻辑门延时来达到时钟分相的目的。用这种方法产生的相位差不够准确, 而且引起的时间偏移(Skew ) 和抖动 (J itters) 比较大, 无法实现高精度的时间分辨。 近年来半导体技术的发展, 使高质量的分相功能在一 片芯片内实现成为可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能优异的时钟 芯片。这些芯片的出现, 大大促进了时钟分相技术在实际电 路中的应用。我们在这方面作了一些尝试性的工作: 要获得 良好的时间性能, 必须确保分相时钟的Skew 和J itters 都 比较小。因此在我们的设计中, 通常用一个低频、高精度的 晶体作为时钟源, 将这个低频时钟通过一个锁相环(PLL ) , 获得一个较高频率的、比较纯净的时钟, 对这个时钟进行分相, 就可获得高稳定、低抖动的分 相时钟。 这部分电路在实际运用中获得了很好的效果。下面以应用的实例加以说明。2 应用实例 2. 1 应用在接入网中 在通讯系统中, 由于要减少传输 上的硬件开销, 一般以串行模式传输 图3 时钟分为4 个相位 数据, 与其同步的时钟信号并不传输。 但本地接收到数据时, 为了准确地获取 数据, 必须得到数据时钟, 即要获取与数 据同步的时钟信号。在接入网中, 数据传 输的结构如图2 所示。 数据以68MBös 的速率传输, 即每 个bit 占有14. 7ns 的宽度, 在每个数据 帧的开头有一个用于同步检测的头部信息。我们要找到与它同步性好的时钟信号, 一般时间 分辨应该达到1ö4 的时钟周期。即14. 7ö 4≈ 3. 7ns, 这就是说, 系统时钟频率应在300MHz 以 上, 在这种频率下, 我们必须使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型门延迟为340p s) , 如前所述, 这样对整个系统设计带来很多的困扰。 我们在这里使用锁相环和时钟分相技术, 将一个16MHz 晶振作为时钟源, 经过锁相环 89429 升频得到68MHz 的时钟, 再经过分相芯片AMCCS4405 分成4 个相位, 如图3 所示。 我们只要从4 个相位的68MHz 时钟中选择出与数据同步性最好的一个。选择的依据是: 在每个数据帧的头部(HEAD) 都有一个8bit 的KWD (KeyWord) (如图1 所示) , 我们分别用 这4 个相位的时钟去锁存数据, 如果经某个时钟锁存后的数据在这个指定位置最先检测出这 个KWD, 就认为下一相位的时钟与数据的同步性最好(相关)。 根据这个判别原理, 我们设计了图4 所示的时钟分相选择电路。 在板上通过锁相环89429 和分相芯片S4405 获得我们所要的68MHz 4 相时钟: 用这4 个 时钟分别将输入数据进行移位, 将移位的数据与KWD 作比较, 若至少有7bit 符合, 则认为检 出了KWD。将4 路相关器的结果经过优先判选控制逻辑, 即可输出同步性最好的时钟。这里, 我们运用AMCC 公司生产的 S4405 芯片, 对68MHz 的时钟进行了4 分 相, 成功地实现了同步时钟的获取, 这部分 电路目前已实际地应用在某通讯系统的接 入网中。 2. 2 高速数据采集系统中的应用 高速、高精度的模拟- 数字变换 (ADC) 一直是高速数据采集系统的关键部 分。高速的ADC 价格昂贵, 而且系统设计 难度很高。以前就有人考虑使用多个低速 图5 分相技术应用于采集系统 ADC 和时钟分相, 用以替代高速的ADC, 但由 于时钟分相电路产生的相位不准确, 时钟的 J itters 和Skew 比较大(如前述) , 容易产生较 大的孔径晃动(Aperture J itters) , 无法达到很 好的时间分辨。 现在使用时钟分相芯片, 我们可以把分相 技术应用在高速数据采集系统中: 以4 分相后 图6 分相技术提高系统的数据采集率 的80MHz 采样时钟分别作为ADC 的 转换时钟, 对模拟信号进行采样, 如图5 所示。 在每一采集通道中, 输入信号经过 缓冲、调理, 送入ADC 进行模数转换, 采集到的数据写入存储器(M EM )。各个 采集通道采集的是同一信号, 不过采样 点依次相差90°相位。通过存储器中的数 据重组, 可以使系统时钟为80MHz 的采 集系统达到320MHz 数据采集率(如图6 所示)。 3 总结 灵活地运用时钟分相技术, 可以有效地用低频时钟实现相当于高频时钟的时间性能, 并 避免了高速数字电路设计中一些问题, 降低了系统设计的难度。
上传时间： 2013-12-17
上传用户：xg262122
