用LSFR实现计数功能
用LSFR实现计数功能,可以减少对寄存器和少一个加法器,涉及verilog的人来说...
用LSFR实现计数功能,可以减少对寄存器和少一个加法器,涉及verilog的人来说...
vhdl语言设计频率计,十进制加法器.运用maxplus2运行,...
基于verilog的fir滤波器设计,用的并行结构。在前面基础上加入四级流水(加法器,并行乘法器,乘法结果相加两级),通过验证。...
数字信号处理的fpga实现,用VHDL编程设计加法器...
VHDL编程一百例,包括加法器、乘法器、移位寄存器、奇偶校验器等。pdf格式的,仅供学习使用...