时钟信号输入端
时钟信号输入端,要求编制一个顶层文件,产生具有自动加一功能的地址加法器...
时钟信号输入端,要求编制一个顶层文件,产生具有自动加一功能的地址加法器...
时钟信号输入端,要求编制一个顶层文件,产生具有自动加一功能的地址加法器...
两条5级的并行流水线,乘法器还有一个简单的中断系统(带一个中断管理的‘操作系统’吧),再加上一个编译器。 主要是说明一下CPU的设计方法,还有一些简单的模块例如加法器,乘法器...
关于verilog的各个基本模块的源代码,如加法器,寄存器,选择器及各个测试文件...
刚自学了struts,做了个加法器,希望高人指点!...