里面包含了多个verilog源代码例子 包括循环码编解码、加法器等等常用的例子
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加法器技术资料
📦 资源总数：4982
💻 源代码：19210
📚 加法器全部资料 (4982个)
一个32位元的浮点数加法器
一个32位元的浮点数加法器，可将两IEEE 754格式内的值进行相加...
高达16位加法器的实现
高达16位加法器的实现，工作环境在ISE，modesim，该例程较为详细！...
Windows Mobile经典手机软件开发源码,加法器源码
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在FPGA实现的加法器实现的Veilog代码
在FPGA实现的加法器实现的Veilog代码，应用软件为赛林思公司的ISE9.1...
加法器的V代码,这个源代码已经经过严格的检查
加法器的V代码,这个源代码已经经过严格的检查，没有任何问题...
vhdl的最简单的加法器
vhdl的最简单的加法器，quarters2编译通过...
FPGA 开发板源码。芯片为Mars EP1C6F.VHDL语言。可实现一些基本的功能。如乘法器、加法器、多路选择器等。
FPGA 开发板源码。芯片为Mars EP1C6F.VHDL语言。可实现一些基本的功能。如乘法器、加法器、多路选择器等。...
FPGA开发板配套Verilog HDL代码。芯片为Mars EP1C6F。是基础实验的源码。包括加法器、减法器、乘法器、多路选择器等。
FPGA开发板配套Verilog HDL代码。芯片为Mars EP1C6F。是基础实验的源码。包括加法器、减法器、乘法器、多路选择器等。...
Vrilog HDL 八位加法器源程序
Vrilog HDL 八位加法器源程序...