函数名称:CRC-16 Process 函数原型:INT16U make_crc16(INT8U *msgaddr,INT8U datalen) 函数功能:进行CRC校验和产生CRC代码.这个函数只影响全局变量crc16. 校验字放在字符串最后,低8位在前高8位在后. msgaddr : 进行CRC16校验的据块的首地址 datalen : 进行CRC16校验的据块的个数 CRC-ITU的计算算法如下： a.寄存器组初始化为全"1"(0xFFFF)。 b.寄存器组向右移动一个字节。 c.刚移出的那个字节与数据字节进行异或运算，得出一个指向值表的索引。 d.索引所指的表值与寄存器组做异或运算。 f.数据指针加1，如果数据没有全部处理完，则重复步骤b。 g.寄存器组取反，得到CRC，附加在数据之后(这一步可省略)。
上传时间： 2015-12-21
上传用户：llandlu
ＭＣＳ－５１定点运算子程序库，定点运算子程序库文件名为DQ51.ASM，为便于使用，先将有关约定说明如下： １．多字节定点操作数：用[R0]或[R1]来表示存放在由R0或R1指示的连续单元中的数 据。地址小的单元存放数据的高字节。例如：[R0]=123456H，若(R0)=30H，则(30H)=12H， (31H)=34H，(32H)=56H。 ２．运算精度：单次定点运算精度为结果最低位的当量值。 ３．工作区：数据工作区固定在PSW、A、B、R2～R7，用户只要不在工作区中存放无关的或非消耗性的信息，程序就具有较好的透明性。 （１） 标号： ＢＣＤＡ 功能：多字节ＢＣＤ码加法 入口条件：字节数在R7中，被加数在[R0]中，加数在[R1]中。 出口信息：和在[R0]中，最高位进位在CY中。 影响资源：PSW、A、R2 堆栈需求： ２字节
上传时间： 2016-01-01
上传用户：dapangxie
51单片机电子日历 电子日历，有时间显示、闹铃、日期、秒表及键盘设置功能 功能键A: 设置位数字+1 闹钟模式下为闹钟开关 秒表模式下为记时开关 功能键B: 设置位数字-1 闹钟模式下为闹钟开关 功能键C:设置模式及设置位选择 秒表模式下为清零键 功能键D:在四种工作模式下切换 设置闹钟开关
上传时间： 2013-12-16
上传用户：zycidjl
给出一个分治算法，计算两个n 位大整数的乘积。即A*B.并给出你的算法的复杂度分析。
上传时间： 2016-01-26
上传用户：磊子226
古典密码中，主要的思想为移位算法及置换算法。 1.移位密码 密钥K为整数，且取值空间为0到25；加密函数：x = x + k (mod 26)；解密函数：x = x - k (mod 26)。当K=3时，为凯撒密码。 2.仿射密码 密钥对由a、b组成，整数a满足 gcd(a, 26) = 1，整数b的取值空间为0到25；加密函数：x = ax + b(mod 26)；解密函数：x = a*y - a*b (mod 26)。当a=1,b=3时，为凯撒密码。 3.维吉尼亚密码 首先确定密钥长度（本例中密钥只采取个位数字，所以取决于输入密钥的长度），然后输入满足这个长度的向量；加密：取明文第一个字母并将之移k1位，这里k1=1,第二个字母移k2位，k2=2,一旦到了密钥末尾，又从头开始。 4.换位密码 首先确定密钥长度，输入长度为5的0到4的整数序列，将明文分成每5个字母一组，每组字母按照密钥进行换位。
标签： 密码
上传时间： 2016-02-09
上传用户：jqy_china
功能：浮点倒数函数 入口条件：操作数在[R0]中。 出口信息：OV=0时，结果仍在[R0]中，OV=1时，溢出。 影响资源：PSW、A、B、R2～R7、位PFA、PFB 堆栈需求： ５字节
上传时间： 2016-02-09
上传用户：风之骄子
利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。 本设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计）实现数字钟的设计、下载和调试。 一、 功能说明 已完成功能 1. 完成秒／分／时的依次显示并正确计数； 2. 秒／分／时各段个位满10正确进位，秒／分能做到满60向前进位； 3. 定时闹钟：实现整点报时，又扬声器发出报时声音； 4. 时间设置，也就是手动调时功能：当认为时钟不准确时，可以分别对分／时钟进行调整； 5. 利用多余两位数码管完成秒表显示：A、精度达10ms；B、可以清零；C、完成暂停 可以随时记时、暂停后记录数据。 待改进功能： 1. 闹钟只是整点报时，不能手动设置报时时间，遗憾之一； 2. 秒表不能向秒进位，也就是最多只能记时100ms； 3. 秒表暂停记录数据后不能在原有基础上继续计时，而是复位重新开始。 【注意】秒表为后来添加功能，所以有很多功能不成熟！
上传时间： 2014-01-02
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这是一个定时比较器，当数据a和b高几位一致时再对数据进行比较，可以根据自己设计进行相关参数修改
上传时间： 2013-12-26
上传用户：hzy5825468
7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用VHDL译码程序在FPGA或CPLD中实现。本项实验很容易实现这一目的。例6-1作为7段BCD码译码器的设计，输出信号LED7S的7位分别接如图6-1数码管的7个段，高位在左，低位在右。例如当LED7S输出为 "1101101" 时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1，接有高电平的段发亮，于是数码管显示“5”。
上传时间： 2014-01-08
上传用户：wff
在了解实时嵌入式操作系统内存管理机制的特点以及实时处理对内存管理需求的基础上，练习并掌握有效处理内存碎片的内存管理机制，同时理解防止内存泄漏问题的良好设计方法。使用预先规划的思想，构建自己的私有内存管理机制，在系统内存池中申请内存，并将其纳入私有内存管理机制中，形成静态预分配内存池； 静态预分配内存池支持一种以上固定长度内存池，如16 字节内存池和256 字节内存池。固定长度内存池的单块长度应考虑体系结构开销，并尽量减少内部碎片；固定长度内存池数量应可配置； 静态预分配内存池与系统内存池的统一管理机制。向用户分配内存时应保证长度最佳匹配原则。当申请内存的长度超过静态预分配长度或资源不足时，自动向系统内存池申请； 管理机制包括： a) 初 始化函数； b) 内 存申请/释放函数。并特别要保证释放安全； c) 告 警机制； d) 管 理监视机制。 5. 利用可能的互斥机制或代码可重入设计，保证以上管理机制的操作安全性； 6. 创建多Task 环境测试及演示以上内容
上传时间： 2016-04-12
上传用户：lizhen9880
