用VHDL语言实现六分频，并且已经通过编译和仿真。由此可举一反三，实现任意偶数次分频。
上传时间： 2015-09-19
上传用户：yyq123456789
LCD DRIVER AF-128 B
上传时间： 2014-12-22
上传用户：851197153
fbkldfmlb n/ovk,e vml bhdsrb mor brb n/sZPer b vk,epabho,l rnopazbhlrepofrt,epsho
标签： rnopazbhlrepofrt fbkldfmlb bhdsrb epabho
上传时间： 2014-01-25
上传用户：ANRAN
If we have two individually sorted vectors "a" and "b" but they are not sorted with respect to each other and we want to merge them into vector "c" such that "c" is also a sorted vector. Then c=mergesorted(a,b) can be used.
标签： sorted individually respect vectors
上传时间： 2015-09-23
上传用户：comua
分频器，用VHDL语言编码，可能对你用处不是很大，但做为参考还是很大用处的
标签： 分频器
上传时间： 2013-12-21
上传用户：redmoons
* "Copyright (c) 2006 Robert B. Reese ("AUTHOR")" * All rights reserved. * (R. Reese, reese@ece.msstate.edu, Mississippi State University) * IN NO EVENT SHALL THE "AUTHOR" BE LIABLE TO ANY PARTY FOR * DIRECT, INDIRECT, SPECIAL, INCIDENTAL, OR CONSEQUENTIAL DAMAGES ARISING OUT * OF THE USE OF THIS SOFTWARE AND ITS DOCUMENTATION, EVEN IF THE "AUTHOR" * HAS BEEN ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
上传时间： 2015-09-24
上传用户：mpquest
用verilog设计密勒解码器 一、题目： 设计一个密勒解码器电路 二、输入信号： 1． DIN：输入数据 2． CLK：频率为2MHz的方波，占空比为50％ 3． RESET：复位信号，低有效 三、输入信号说明： 输入数据为串行改进密勒码，每个码元持续时间为8μs，即16个CLK时钟；数据流是由A、B、C三种信号组成； A：前8个时钟保持“1”，接着5个时钟变为“0”，最后3个时钟为“1”。 B：在整个码元持续时间内都没有出现“0”，即连续16个时钟保持“1”。 C：前5个时钟保持“0”，后面11个时钟保持“1”。 改进密勒码编码规则如下： 如果码元为逻辑“1”，用A信号表示。 如果码元为逻辑“0”，用B信号表示，但以下两种特例除外：如果出现两个以上连“0”，则从第二个“0”起用C信号表示；如果在“通信起始位”之后第一位就是“0”，则用C信号表示，以下类推； “通信起始位”，用C信号表示； “通信结束位”，用“0”及紧随其后的B信号表示。 “无数据”，用连续的B信号表示。
上传时间： 2013-12-02
上传用户：wang0123456789
EIA（ELECTRONIC INDUSTRIES ALLIANCE）标准文档EIA-CEA-861-B，A DTV Profile for Uncompressed High Speed Digital Interfaces。
标签： ELECTRONIC INDUSTRIES ALLIANCE EIA-CEA
上传时间： 2015-09-27
上传用户：hphh
关于用触发器构建简单分频器的介绍文档，图文并茂，讲解详细
上传时间： 2015-09-27
上传用户：wang5829
UML数据库设计应用 这本书很不错 可以给大家一些用处 分两部分发出来 这是二
上传时间： 2013-12-19
上传用户：Late_Li
