📚 乘法器设计技术资料

用HDPLD实现的高速并行乘法器

用HDPLD实现的高速并行乘法器，其输入为两个带符号位的4位二进制数...

📅 2017-05-16

布斯乘法器的语言描述功能违反外 暗暗达到

布斯乘法器的语言描述功能违反外 暗暗达到...

📅 2017-05-22

FPGA 开发板源码。芯片为Mars EP1C6F.VHDL语言。可实现一些基本的功能。如乘法器、加法器、多路选择器等。

FPGA 开发板源码。芯片为Mars EP1C6F.VHDL语言。可实现一些基本的功能。如乘法器、加法器、多路选择器等。...

📅 2017-05-25

FPGA开发板配套Verilog HDL代码。芯片为Mars EP1C6F。是基础实验的源码。包括加法器、减法器、乘法器、多路选择器等。

FPGA开发板配套Verilog HDL代码。芯片为Mars EP1C6F。是基础实验的源码。包括加法器、减法器、乘法器、多路选择器等。...

📅 2014-11-10

用spice描述的8x8改进Booth码加wallance压缩的乘法器

用spice描述的8x8改进Booth码加wallance压缩的乘法器，并且进行了优化，时间性能相当高...

📅 2013-12-21

乘法器功能 直接实现两个数字信号的相乘～

乘法器功能 直接实现两个数字信号的相乘～...

📅 2017-06-06

这是一个用vhdl硬件描述语言实现的乘法器而不是多路选择器

这是一个用vhdl硬件描述语言实现的乘法器而不是多路选择器...

📅 2013-12-31

restoring除法器设计 经典算法了

restoring除法器设计 经典算法了，可以仿真通过...

📅 2014-01-21

VHDL实现的8位乘法器

VHDL实现的8位乘法器，所有仿真全部通过...

📅 2013-12-04

一个基于VerilogHDL语言的16位的booth算法的乘法器及其测试代码

一个基于VerilogHDL语言的16位的booth算法的乘法器及其测试代码...

📅 2014-01-18