vhdl语言描述分频器，实现2、4、8、16……分频，经过实践
标签： vhdl 语言 分频器
上传时间： 2013-12-30
上传用户：hongmo
verilog分频器～时钟为50hmz，波特率采用9600bps～
标签： verilog hmz 50 分频器
上传时间： 2013-12-27
上传用户：lwwhust
这是一个用VHDL语言写的分频程序,可用得着
标签： VHDL 语言 分频 程序
上传时间： 2015-12-16
上传用户：jiahao131
VHDL实现50％占空比。并且是奇数分频。
标签： VHDL 分频
上传时间： 2015-12-29
上传用户：watch100
任意数分频的各种设计方法，包括奇偶分频，小数分频等等。
标签： 分频 设计方法
上传时间： 2014-12-02
上传用户：BIBI
奇数分频和倍频，只需修改参数就可以实现较难得基数分频和倍频
标签： 分频 倍频
上传时间： 2014-01-07
上传用户：xc216
如何给时钟倍频或者分频，以及altera提供的IP核使用方法
标签： 时钟 倍频 分频
上传时间： 2016-01-13
上传用户：jing911003
使用verilog编写分频器，包括奇分频和偶分频，可以进行任意奇偶分频
标签： verilog 编写 分频器
上传时间： 2016-01-23
上传用户：stvnash
CPLD_EPM7064程序,运用计数器实现的分频程序,VHDL
标签： CPLD_EPM 7064 VHDL 程序
上传用户：zhangjinzj
任意整数分频器的vhdl源程序,放心使用. 无版权问题,欢迎copy.
标签： vhdl copy 整数 分频器
上传时间： 2016-01-28
上传用户：372825274
