三<b>分</b>频

HDB3码的VHDL实现共三个模块：插入V、插入B以及单双极性变换

HDB3码的VHDL实现共三个模块：插入V、插入B以及单双极性变换

标签： HDB3 VHDL 模块双极性

上传时间： 2013-11-29

上传用户：天涯
思科网院第三学期期末测试fina(A-B)

思科网院第三学期期末测试fina(A-B)

标签： fina A-B 思科测试

上传时间： 2016-07-28

上传用户：cc1015285075
本文用VHDL在CPLD器件上实现一种8 b数字频率计测频系统

本文用VHDL在CPLD器件上实现一种8 b数字频率计测频系统，能够用十进制数码显示被测信号的频率，不仅能够测量正弦波、方波和三角波等信号的频率，而且还能对其他多种物理量进行测量。具有体积小、可靠性高、功耗低的特点。

标签： VHDL CPLD 器件数字频率计

上传时间： 2013-12-18

上传用户：sy_jiadeyi
这是一个三次样条插值的.m程序输入的是一个二维数组A(Nx2) 插值方法为: S(x) = A(J) + B(J)*( x - x(J) ) + C(J)*( x - x(J) )**2 +

这是一个三次样条插值的.m程序输入的是一个二维数组A(Nx2) 插值方法为: S(x) = A(J) + B(J)*( x - x(J) ) + C(J)*( x - x(J) )**2 +D(J) * ( x - x(J) )**3 for x(J) <= x < x(J + 1)

标签： Nx2 插值三次样条二维

上传时间： 2013-12-14

上传用户：gengxiaochao
FIQ有FIQ_PWM、FIQ_TMA和FIQ_TMB三个中断源,当定时器A或B计满溢出时产生中断请求信号TA_TIMEOUT_INT或TA_TIMEOUT_INT,CPU响应后进入中断执行相应的子程

FIQ有FIQ_PWM、FIQ_TMA和FIQ_TMB三个中断源,当定时器A或B计满溢出时产生中断请求信号TA_TIMEOUT_INT或TA_TIMEOUT_INT,CPU响应后进入中断执行相应的子程序控制二极管发光。A口的低四位接LED灯，B口的低四位接LED灯.

标签： TA_TIMEOUT_INT FIQ_PWM FIQ_TMA FIQ_TMB

上传时间： 2013-12-11

上传用户：凤临西北
介绍了一种基于软件无线电思想的频分多址中频数字化接收机系统设计方案。它采用Altera公司的FPGA构成核心单元,通过不同的软件配置实现对三路频分多址信号的解调。

介绍了一种基于软件无线电思想的频分多址中频数字化接收机系统设计方案。它采用Altera公司的FPGA构成核心单元,通过不同的软件配置实现对三路频分多址信号的解调。

标签： Altera FPGA 分多址

上传时间： 2016-10-11

上传用户：cmc_68289287
有实验结果,用MOSIN6编写的,是Verilog HDL语言实现的. 练习三利用条件语句实现计数分频时序电路实验目的： 1. 掌握条件语句在简单时序模块设计中的使用； 2. 学习在Ver

有实验结果,用MOSIN6编写的,是Verilog HDL语言实现的. 练习三利用条件语句实现计数分频时序电路实验目的： 1. 掌握条件语句在简单时序模块设计中的使用； 2. 学习在Verilog模块中应用计数器； 3. 学习测试模块的编写、综合和不同层次的仿真。练习四阻塞赋值与非阻塞赋值的区别实验目的： 1．通过实验，掌握阻塞赋值与非阻塞赋值的概念和区别； 2．了解阻塞赋值与非阻塞赋值的不同使用场合； 3．学习测试模块的编写、综合和不同层次的仿真。

标签： Verilog MOSIN6 HDL Ver

上传时间： 2016-11-19

上传用户：mhp0114
1.B树的实现 2.ElfHash的实现 3.三种排序方式(插入

1.B树的实现 2.ElfHash的实现 3.三种排序方式(插入，归并，快速）

标签： ElfHash 树排序方式

上传时间： 2013-12-29

上传用户：exxxds
（1）编制解n阶线性代数方程组AX=b列主元三角分解法的通用程序. （2）用所编的程序解线性方程组.给出解向量,保留5位有效数.

（1）编制解n阶线性代数方程组AX=b列主元三角分解法的通用程序. （2）用所编的程序解线性方程组.给出解向量,保留5位有效数.

标签： 方程程序 AX 编制

上传时间： 2014-01-02

上传用户：huannan88
三阶B-树的节点插入与删除三阶B-树的节点插入与删除

三阶B-树的节点插入与删除三阶B-树的节点插入与删除

标签： 树删除节点

上传时间： 2017-01-22

上传用户：zjf3110