代码搜索:verilog hdl 开发教程

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代码结果 10,000
www.eeworm.com/read/282828/9057024

htm 简评.htm

  &nbsp;&nbsp;&nbsp;&nbsp;本书简要介绍了<mark>Verilog</mark>硬件描述语言的基础知识,包括语言的基本内容和基本结构 ,以及利用该语言在各种层次上对数字系统的建模方法。书中列举了大量实例,帮助读者掌握语言本身和建模方法,对实际数字系统设计也很有帮助。 本书是<mark>Verilog</mark> <mark>HDL</mark>的初级读本,适用于作为计算机、电子、电气及自控等专业相关课程的教材,也可供有关的科研人员作为参考 ...
www.eeworm.com/read/382033/9057204

smsg division_a.map.smsg

Warning (10236): Verilog HDL Implicit Net warning at division_A.v(7): created implicit net for "state" Warning (10236): Verilog HDL Implicit Net warning at division_A.v(8): created implicit net for "
www.eeworm.com/read/180083/9320234

txt 说明.txt

本原码是基于Verilog HDL语言编写的,实现了SPI接口设计,可以应用于FPGA,实现SPI协议的接口设计.在MAXII编译成功,用Modelsim SE 6仿真成功.
www.eeworm.com/read/423901/10527353

htm 简评.htm

  &nbsp;&nbsp;&nbsp;&nbsp;本书简要介绍了<mark>Verilog</mark>硬件描述语言的基础知识,包括语言的基本内容和基本结构 ,以及利用该语言在各种层次上对数字系统的建模方法。书中列举了大量实例,帮助读者掌握语言本身和建模方法,对实际数字系统设计也很有帮助。 本书是<mark>Verilog</mark> <mark>HDL</mark>的初级读本,适用于作为计算机、电子、电气及自控等专业相关课程的教材,也可供有关的科研人员作为参考 ...
www.eeworm.com/read/469049/6984307

_info

m255 K3 13 cModel Technology Z0 dD:\Verilog project\related resource\Verilog HDL\Chapter-13\risc valu Ijm76G=;hi=`f>eQ1fP5cg2 VQYSnV]oklHDTjDe]KXl>;3 w1187592382 8D:/Verilog project/related resource/V
www.eeworm.com/read/469049/6984333

rpt cpu_test.map.rpt

Analysis & Synthesis report for cpu_test Fri May 01 10:49:04 2009 Quartus II Version 9.0 Build 132 02/25/2009 SJ Full Version --------------------- ; Table of Contents ; ---------------------
www.eeworm.com/read/331756/12810764

qmsg net_1c6_911.map.qmsg

{ "Info" "IQEXE_SEPARATOR" "" "Info: *******************************************************************" { } { } 3 0 "*******************************************************************" 0 0} { "I
www.eeworm.com/read/303286/13818868

smsg i2c.map.smsg

Warning (10273): Verilog HDL warning at i2c_tbuf.v(76): extended using "x" or "z"
www.eeworm.com/read/134574/5892037

tcl open_files.tcl

read {"E:/TOOLS/Verilog_code/timing/hdl/intra_assignment.v"} -work timing
www.eeworm.com/read/224733/14570573

smsg freq2.map.smsg

Warning (10273): Verilog HDL warning at DC_Count.v(54): extended using "x" or "z"