代码搜索：dataIn
找到约 2,888 项符合「dataIn」的源代码
代码结果 2,888
www.eeworm.com/read/476527/1368778
vhd code_p.vhd
--** 优 先 编 码 器 **--
--文件名：code_p.vhd
--功 能：对数据进行优先编码
--说 明：以拨盘开关作为数据输入端，用发光二极管的后3位来表示编码后的信息；
-- datain(0)-datain(7) 分别对应拨盘开关上的1-8号键；
library IE
www.eeworm.com/read/378421/2686396
vhd code_p.vhd
--** 优 先 编 码 器 **--
--文件名：code_p.vhd
--功 能：对数据进行优先编码
--说 明：以拨盘开关作为数据输入端，用发光二极管的后3位来表示编码后的信息；
-- datain(0)-datain(7) 分别对应拨盘开关上的1-8号键；
library IE
www.eeworm.com/read/389689/8508517
sas ive_examples_command.sas
/* iveware examples - sas command mode */
/* import the sas datasets */
libname import xport "ive_examples_datain.exp";
proc copy in=import out=work;
run;
libname import xport "ive_exampl
www.eeworm.com/read/283852/8985535
v send.v
module send(
clk125,
rst,
mode,
/*******/
empty,
headadd,
length,
rd,
datain,
addr,
/*******/
txd,
tx_en,
tx_er,
/********/
col,
crs,
/*******/
tran_ok,
late_c
www.eeworm.com/read/303555/13812729
vhd sramcontroller.vhd
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
---------------------------------------
entity sramcontroller is
port
(clock:in std_logic;
datain:in std_logic_vecto
www.eeworm.com/read/343736/11931083
v writedata.v
/*module writeData(
clk16M,
arst,
// rb,
enable,
wrdfinish,
datain,
wr,
cle,
// re,
data
// sel
);
input
clk16M,
arst,
// rb,
enable,
wrdfinish;
input [7:0]
www.eeworm.com/read/17761/756455
vhd _primary.vhd
library verilog;
use verilog.vl_types.all;
entity cyclone_routing_wire is
port(
datain : in vl_logic;
dataout : out vl_logic
);
end cyclone_routing_wire
www.eeworm.com/read/17761/756760
vhd _primary.vhd
library verilog;
use verilog.vl_types.all;
entity cyclone_routing_wire is
port(
datain : in vl_logic;
dataout : out vl_logic
);
end cyclone_routing_wire
www.eeworm.com/read/17761/757135
vhd _primary.vhd
library verilog;
use verilog.vl_types.all;
entity cyclone_routing_wire is
port(
datain : in vl_logic;
dataout : out vl_logic
);
end cyclone_routing_wire
www.eeworm.com/read/17761/757511
vhd _primary.vhd
library verilog;
use verilog.vl_types.all;
entity cyclone_routing_wire is
port(
datain : in vl_logic;
dataout : out vl_logic
);
end cyclone_routing_wire