💻 具备GMII接口和ARP协议功能的千兆以太网控制器。经过Xilinx SPATAN-III FPGA验证, Verilog描述 - 源码文件列表

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源码文件总数： 50 个
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序号
文件名
文件大小
操作
1
📄 content.vho
3.72 KB
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2
📄 packet_cache.vho
3.7 KB
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3
📄 packet_cache.veo
2.97 KB
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4
📄 content.sym
1.39 KB
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5
📄 rxdcache.edn
48.45 KB
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6
📄 packet_cache.xcp
1.35 KB
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7
📄 rxdcache.v
4.04 KB
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8
📄 packet_cache.xco
2.4 KB
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9
📄 encapsule.v
8.38 KB
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10
📄 send.v
5.11 KB
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11
📄 content.xco
1.71 KB
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12
📄 arp.v
6.1 KB
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13
📄 ram.sym
1.1 KB
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14
📄 gigarecv.v
2.01 KB
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15
📄 t_netlayer.v
4.8 KB
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16
📄 ram.veo
2.95 KB
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17
📄 transmit.v
3.18 KB
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18
📄 ethernet.v
2.91 KB
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19
📄 coregen.prj
9.96 KB
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20
📄 ram.vhd
4.96 KB
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21
📄 ram.xcp
1.35 KB
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22
📄 rxdcache.sym
1.38 KB
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23
📄 packet_cache.edn
46.73 KB
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24
📄 content.veo
3 KB
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25
📄 packet_cache.sym
1.11 KB
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26
📄 content.vhd
4.26 KB
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27
📄 rxdcache.xco
1.71 KB
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28
📄 r_ip.v
334 B
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29
📄 ram.vho
3.64 KB
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30
📄 rxdcache.xcp
678 B
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31
📄 data_fifo.v
1.49 KB
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32
📄 encapsule.sym
3.06 KB
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33
📄 protocol.v
4.07 KB
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34
📄 pack_control.v
4.8 KB
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35
📄 packet_cache.vhd
5.05 KB
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36
📄 cache_control.v
2.82 KB
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37
📄 udp.v
5.51 KB
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38
📄 ram.edn
24.22 KB
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39
📄 receive.v
2.05 KB
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40
📄 content.xcp
675 B
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41
📄 ram.xco
2.39 KB
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42
📄 tx_fifo.v
1.47 KB
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43
📄 rxdcache.vhd
4.26 KB
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44
📄 r_netlayer.v
2.01 KB
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45
📄 ram.v
4.75 KB
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46
📄 ethernet.sym
4.21 KB
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47
📄 gigatran.v
2.74 KB
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48
📄 packet_cache.v
4.8 KB
查看源码
49
📄 rxdcache.veo
3 KB
查看源码
50
📄 data.v
7.73 KB
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