代码搜索结果
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VHDL 的代码
usb_new_upstreamled_rtl.vhdl
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---- File >>> usb_new_upstreamled_rtl.vhdl
---- Iden >>> 980306-10:26:05
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---- Project: USB De
usb_new_timers_sf_ent.vhdl
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---- File >>> usb_new_timers_sf_ent.vhdl
---- Iden >>> 970604-14:16:07
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---- Project: USB Development
usb_new_timers_sf_rtl.vhdl
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---- File >>> usb_new_timers_sf_rtl.vhdl
---- Iden >>> 970604-14:16:12
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---- Project: USB Development
usb_new_sie_ent.vhdl
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---- File >>> usb_new_sie_ent.vhdl
---- Iden >>> 960123-09:12:02
----
---- Project: USB Development
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yle270.vhdl
--*****************************************************************************
-- 版权所有(c) 2006, 深圳市优龙科技有限公司
-- 保留所有权利
--
-- 文件: YLE270.vhdl
-- 描述: YL-E270 DEV v1.0板的CPLD器件的源代码
-- 器件
yle270.vhdl
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-- 版权所有(c) 2006, 深圳市优龙科技有限公司
-- 保留所有权利
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-- 文件: YLE270.vhdl
-- 描述: YL-E270 DEV v1.0板的CPLD器件的源代码
-- 器件
the system designer's guide to vhdl-ams.htm
The System Designer's Guide to VHDL-AMS
关于vhdl语言的一些语法及问题.txt
关于<mark>VHDL</mark>语言的一些语法及问题
1、信号量STD_LOGIC_VECTOR，STD_LOGIC类型等不允许赋初值，一旦赋初值，后面就不能改变。这样设计的理由？
2、尽管信号量有默认值，但在用之前假如没有赋值语句，就可能报错！
3、关于信号上升沿的问题，自己在编程运用的过程中发现并非所有信号都能用rising_edge()来 ...
vhdl code1.vhd
-- This is the VHDL code for the counter example from _The VHDL
-- Cookbook_ by Peter Ashenden. The propogation delay has been removed.
entity count2 is
port (clock : in bit; q1, q0 : out bit)
vhdl code1.bak
-- This is the VHDL code for the counter example from _The VHDL
-- Cookbook_ by Peter Ashenden. The propogation delay has been removed.
entity count2 is
port (clock : in bit; q1, q0 : out bit)