代码搜索：DPLL
找到约 321 项符合「DPLL」的源代码
代码结果 321
www.eeworm.com/read/169662/9847061
c idle.c
/*
* dspapps/dsp/tokliBIOS/idle.c
*
* DSP idle TSK function
*
* Copyright (C) 2003 Nokia Corporation
*
* Written by Kiyotaka Takahashi
* Written by Toshihiro Kob
www.eeworm.com/read/8651/149454
zsf wed.zsf
D:/so2006/cpld-pro/quartus6/DPLL/Div20PLL.vwf 0 7345984 629 7345984 0
C:/altera/quartus60/win/db/Div20PLL.sim.vwf 0 10000000 614 10000000 0
D:/so2006/cpld-pro/数字环/DPLL0226/db/Div20PLL.sim.vwf 322253
www.eeworm.com/read/366998/9786077
txt 数字锁相环.txt
// 该模块为数字锁相环
module dpll(
clk , //clock
rzcd , //code input double edge detection
bsyn ); //locked clock
input clk ;
input rzcd ;
output bsyn ;
reg bps ;
reg bsyn ;
reg [1:0]
www.eeworm.com/read/309688/13666358
txt 全数字锁相环的verilog源代码.txt
module dpll(reset,clk,signal_in,signal_out,syn);
parameter para_K=4;
parameter para_N=16;
input reset;
input clk;
input signal_in;
output signal_out;
output syn;
reg signal_out;
reg dpo
www.eeworm.com/read/465644/7051042
c osk5912init.c
/*#include
#include
#include
#include
#include
#include */
#include
#include
#include
www.eeworm.com/read/321360/13408243
txt sxh.txt
module dpll(reset,clk,signal_in,signal_out,syn);
parameter para_K=4;
parameter para_N=16;
input reset;
input clk;
input signal_in;
output signal_out;
output syn;
reg signal_out;
reg dpout;
r
www.eeworm.com/read/248679/12547589
v digitalpll.v
module dpll(reset,clk,signal_in,signal_out,syn);
parameter para_K=4;
parameter para_N=16;
input reset;
input clk;
input signal_in;
output signal_out;
output syn;
reg signal_out;
reg dpout;
r
www.eeworm.com/read/312900/13601944
v adpll.v
/*
all digital phase lock loop
2008.2.27
v1.0
by lizhihzou
DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成.
整个系统的中心频率(即signal_in和signal_out的码速率的2倍
为clk/8/N. 模K加减计
www.eeworm.com/read/276507/10733323
_info
m255
K3
13
cModel Technology
dD:\Work\DPLL_20071029_rdy
vaccumulator
I0^fLHB:2Sdid83o7:z0;O3
VB;n=JBOFV2I3:H:9?9@NF3
dD:\Work\dds_20071031
w1193807897
8D:/Work/dds_20071031/accumulator.v
FD:/Work/dds_
www.eeworm.com/read/435718/7786496
txt nfenpin.txt
N分频器的VHDL语言描述
N分频器则是一个简单的除N 计数器。分频器对脉冲加减电路的输出脉冲再进行N分频，得到整个环路的输出信号Fout。同时，因为Fout = Clk/ 2 N = Fo ，因此通过改变分频值N 可以得到不同的环路中心频率Fo 。另外，模值N 的大小决定了<mark>DPLL</mark> 的鉴相灵敏度为π/ N 。以下描述以20分频为例。其VHDL语言描述如下：
library ieee;
u ...