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一个用VHDL编程基于CPLD的EDA实验板开发可以实现顺计时和倒计时的秒表。要求计时的范围为00.0S~99.9S，用三位数码管显示。（1）倒计时：通过小键盘可以实现设定计时时间（以秒为单位，最大计时时间为99.9秒）。通过键盘实现计时开始、计时结束。当所设定的倒计时间到达00.0S后，自动停止倒计时，同时响铃。（2）顺计时 ...

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VHDL CPLD 00.0 99.9

VHDL/FPGA/Verilog 计算机算术是微处理器运算的数学基础,其中一个非常重要的部分就是超越函数的计算问题。数学函数的VHDL实现

计算机算术是微处理器运算的数学基础,其中一个非常重要的部分就是超越函数的计算问题。数学函数的VHDL实现

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VHDL 计算机算术微处理器

VHDL/FPGA/Verilog 用VHDL语言实现一个能显示时、分、秒的时钟：可分别进行时和分的手动校正；12小时、24小时计时制可选

用VHDL语言实现一个能显示时、分、秒的时钟：可分别进行时和分的手动校正；12小时、24小时计时制可选，12小时制时有上下午指示；当计时到预定时间（此时间可手动设置）时，扬声器发出闹铃信号，闹铃时间为10秒，可提前终止闹铃。 ...

https://www.eeworm.com/dl/663/459129.html

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VHDL 分语言时钟

技术资料  VHDLSynario.zip

VHDL应用与开发实践 VHDL应用与开发实践

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VHDLSynario

VHDL/FPGA/Verilog 一个交通灯的vhdl语言实现用ＶＣ的　　１．在指定的文件夹内查找某个文件　　　　　２．获取系统文件夹的路径

一个交通灯的vhdl语言实现用ＶＣ的　　１．在指定的文件夹内查找某个文件　　　　　２．获取系统文件夹的路径，要求显示windows system temp 当前目录的路径Ｃ语言　　跳马问题：在５＊５的棋盘上，以编号为１的点出发，按日只跳马，要求不重复地跳所有位置，求出符合规则所有跳马的方案　　　　１　　６　　１５　　 ...

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vhdl 交通灯语言

VHDL/FPGA/Verilog 这是本人在Max plus2环境下用VHDL语言编的交通灯控制程序。做EDA课程设计的朋友可以下来参考参考。

这是本人在Max plus2环境下用VHDL语言编的交通灯控制程序。做EDA课程设计的朋友可以下来参考参考。

https://www.eeworm.com/dl/663/186814.html

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plus2 VHDL Max EDA

VHDL/FPGA/Verilog VHDL100个例子,由于其他原因压缩包内只有93个,如果需要完整的请联系.从最简单的加法到最后的SPARC芯片的源描述.

VHDL100个例子,由于其他原因压缩包内只有93个,如果需要完整的请联系.从最简单的加法到最后的SPARC芯片的源描述.

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SPARC VHDL 100 加法

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VHDL/FPGA/Verilog 美国计算机界泰斗级作者Yale N. Patt的LC3 CPU VHDL源码,配合《计算机系统概论》一书学习效果更佳！

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