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技术资料 基于FPGA的数字频率计设计报告

采用FPGA实现的数字频率计设计，基于Verilog硬件描述语言，具备高精度和实时性。系统结构清晰，逻辑严谨，适用于电子工程与嵌入式开发实践。
https://www.eeworm.com/dl/1003065.html
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技术资料 FPGA串口驱动

从基础到实践，逐步讲解如何在FPGA上实现串口驱动。通过Verilog代码，掌握通信协议、时序控制与硬件逻辑设计，适合数字电路开发人员提升实战能力。
https://www.eeworm.com/dl/1005665.html
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VHDL/FPGA/Verilog altera公司提供的适用于包涵DSP内核的FPGA的二维DCT变换源码

altera公司提供的适用于包涵DSP内核的FPGA的二维DCT变换源码，语言是：verilog 性能不错，不过资源消耗有点大，可以用来学习多项式变换的DCT算法
https://www.eeworm.com/dl/663/133357.html
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VHDL/FPGA/Verilog 在maxplusII平台上开发的一个交通等内核

在maxplusII平台上开发的一个交通等内核，该文件中有多个版本，为实现交通灯的不同功能，同时后续版本也是对前面版本的修改与优化，基于verilog HDL语言
https://www.eeworm.com/dl/663/244445.html
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VHDL/FPGA/Verilog UART16550兼容的串行通讯控制器

UART16550兼容的串行通讯控制器，Verilog语言描述，采用Altera Cyclone系列芯片实现FPGA综合，因为FIFO部分利用到内部资源实现。已经在某项目中成功应用，特此推出。
https://www.eeworm.com/dl/663/308066.html
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VHDL/FPGA/Verilog crc_table.c is for reset seed( 0000 ) crc_table_1.c is for reset seed( ffff) CRC16_D8_m.v is a ver

crc_table.c is for reset seed( 0000 ) crc_table_1.c is for reset seed( ffff) CRC16_D8_m.v is a verilog module of byte paralle crc. CRC16_D8_m_tb.v is the testbench file of above module.
https://www.eeworm.com/dl/663/326356.html
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技术资料 视频、图像压缩代码

视频、图像压缩代码，内附使用说明，建立相应工程后，将Verilog代码ADD之后就可以编译调试，对于学习图像压缩或熟悉FPGA调试环境的人员会有一定的帮助
https://www.eeworm.com/dl/928463.html
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技术资料 8位单片机与以太网控制器RTL8029接口的VHDL设计.pdf

资料->【C】嵌入系统->【C2】IC设计与FPGA->【3】其它->【Verilog HDL、VHDL、硬件描述语言】->8位单片机与以太网控制器RTL8029接口的VHDL设计.pdf
https://www.eeworm.com/dl/933091.html
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技术资料 cpld实现曼彻斯特编解码

基于Verilog实现的CPLD曼彻斯特编解码方案，经过多个工业项目验证，可直接用于高速通信系统设计。代码结构清晰，逻辑稳定，适合需要低延迟和高可靠性的应用场景。
https://www.eeworm.com/dl/1000875.html
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技术资料 高速FIR滤波器设计与FPGA实现

基于实际工程案例的高速FIR滤波器设计与FPGA实现方案，涵盖算法优化与硬件加速细节，适用于通信与信号处理领域。提供可复用的Verilog代码结构，提升开发效率。
https://www.eeworm.com/dl/1003310.html
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