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技术资料  stcMCU

stcMCU程序STC Series 51 Single-chip serial download software is an essential learning tool for single-chip microcomputer 51. Through this software, you can already compiled program to access the download, and downloaded to a single-chip, you can download the realization of the procedure on the hardw ...

https://www.eeworm.com/dl/982213.html

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stcMCU

其他  此为类神经网路分类

此为类神经网路分类，分类方式为Learning Bector Quantization 的C语言源码

https://www.eeworm.com/dl/534/213093.html

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网路分类

其他  This is a simple demo of a Kalman filter for a sinus wave, it is very commented and is a good approa

This is a simple demo of a Kalman filter for a sinus wave, it is very commented and is a good approach to start when learning the capabilities of it.

https://www.eeworm.com/dl/534/314181.html

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commented is Kalman approa

人工智能/神经网络  神经网络教程—— Performance Surfaces &#1048711 —— Performance Optimization &#1048711 —— Widrow-Hoff Le

神经网络教程—— Performance Surfaces &#1048711 —— Performance Optimization &#1048711 —— Widrow-Hoff Learning

https://www.eeworm.com/dl/650/466465.html

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Performance 1048711 Optimization Widrow-Hoff

技术教程  word2vec源码分析

mikolove 开源软件word2vec源码分析，深入了解deep learning模型

https://www.eeworm.com/dl/507429.html

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dl woed2vec

VHDL/FPGA/Verilog 减1计数器一、设计要求用Verilog HDL语言设计一个计数器。要求计数器具有异步置位/复位功能

减1计数器一、设计要求用Verilog HDL语言设计一个计数器。要求计数器具有异步置位/复位功能，可以进行自增和自减计数，其计数周期为2^N（N为二进制位数）。二、设计原理输入/输出说明： d：异步置数数据输入； q：当前计数器数据输出； clock：时钟脉冲； count_en：计数器计数使能控制（1：计数/0：停止计数）； updo ...

https://www.eeworm.com/dl/663/134176.html

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Verilog 计数器 HDL 减

VHDL/FPGA/Verilog 本程式為使用Verilog語言寫控制DRAM的控制模塊, 可以簡易的控制DRAM IC, 本程式已經過系統驗證.

本程式為使用Verilog語言寫控制DRAM的控制模塊, 可以簡易的控制DRAM IC, 本程式已經過系統驗證.

https://www.eeworm.com/dl/663/181941.html

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DRAM Verilog 控制程式

VHDL/FPGA/Verilog practical_lift_controller 实用电梯控制器实用电梯控制系统block symbol file 实用电梯控制器的Verilog HDL程设计

practical_lift_controller 实用电梯控制器实用电梯控制系统block symbol file 实用电梯控制器的Verilog HDL程设计

https://www.eeworm.com/dl/663/342533.html

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practical_lift_controller Verilog symbol block

VHDL/FPGA/Verilog 使用VERILOG 语言产生PWM波。只需要使用处理器或内核直接配置相应的寄存器就可以输出PWM波。

使用VERILOG 语言产生PWM波。只需要使用处理器或内核直接配置相应的寄存器就可以输出PWM波。

https://www.eeworm.com/dl/663/387364.html

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PWM VERILOG 语言处理器

VHDL/FPGA/Verilog 键扫描处理程序 verilog 使用时钟为50Hz // 低电平为按下,高电平为断开 // 输出状态,1为键入,0为无键

键扫描处理程序 verilog 使用时钟为50Hz // 低电平为按下,高电平为断开 // 输出状态,1为键入,0为无键

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verilog 50 Hz 处理程序

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