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人工智能/神经网络  用bcb所撰寫的kohonen程式,優雅的網狀伸張分佈,將任意維度的input data,reduce至二維x,y平面,competivite learning的最佳範例.

用bcb所撰寫的kohonen程式,優雅的網狀伸張分佈,將任意維度的input data,reduce至二維x,y平面,competivite learning的最佳範例.

https://www.eeworm.com/dl/650/229084.html

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教程资料  FPGA开发板上写的Verilog代码功能是从电脑端发送一个字节

FPGA开发板上写的Verilog代码：\r\n功能是从电脑端发送一个字节，然后把它接收回来。\r\n

https://www.eeworm.com/dl/fpga/doc/17937.html

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Verilog FPGA 开发板代码

VHDL/FPGA/Verilog 采用Verilog HDL设计,在掌宇智能开发板上得到实现根据抢答器的原理

采用Verilog HDL设计,在掌宇智能开发板上得到实现根据抢答器的原理，整个电路可划分为三部分：采样电路、门控电路和译码电路

https://www.eeworm.com/dl/663/139900.html

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Verilog HDL 开发板抢答器

VHDL/FPGA/Verilog 利用FPGA实现浮点运算的verilog代码希望能够给需要做这方面研究的同仁有所帮助

利用FPGA实现浮点运算的verilog代码希望能够给需要做这方面研究的同仁有所帮助

https://www.eeworm.com/dl/663/182649.html

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verilog FPGA 浮点运算代码

VHDL/FPGA/Verilog 一个verilog语言描写的同步fifo,包括:Fifo using declared registers for storage和Fifo using (model of) standard mem

一个verilog语言描写的同步fifo,包括:Fifo using declared registers for storage和Fifo using (model of) standard memory chip for storage.两种方式,包含testbench

https://www.eeworm.com/dl/663/234359.html

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using Fifo registers declared

VHDL/FPGA/Verilog 符合8051协议规范的UART的Verilog源代码.该压缩包是一个modelsim的工程.

符合8051协议规范的UART的Verilog源代码.该压缩包是一个modelsim的工程.

https://www.eeworm.com/dl/663/273442.html

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modelsim Verilog 8051 UART

其他  这是华为使用的内部培训教程！本文主要介绍了Verilog HDL 语言的一些基本知识

这是华为使用的内部培训教程！本文主要介绍了Verilog HDL 语言的一些基本知识，目的是使初学者能够迅速掌 HDL 设计方法，初步了解并掌握Verilog HDL语言的基本要素，能够读懂简单的设计代码并够进行一些简单设计的Verilog HDL建模。 ...

https://www.eeworm.com/dl/534/298380.html

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Verilog HDL 华为培训教程

并行计算  采用VERILOG 语言进行设计实现32位浮点数乘法运算结果已经验证过放心使用

采用VERILOG 语言进行设计实现32位浮点数乘法运算结果已经验证过放心使用

https://www.eeworm.com/dl/694/302673.html

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VERILOG 语言浮点数乘法运算

单片机开发  Verilog 电梯控制器设计设计一个八层楼房自动电梯控制器

Verilog 电梯控制器设计设计一个八层楼房自动电梯控制器，用八个 LED显示电梯行进过程，并有数码管显示电梯当前所在楼层位置，在每层电梯入口处设有请求按钮开关，请求按钮按下则相应楼层的LED 亮。用 CLK脉冲控制电梯运动，每来一个 CLK脉冲电梯升（降）一层。电梯到达有请求的楼层后，该层次的指示灯灭，电梯门打开 ...

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Verilog 电梯制器设计自动

VHDL/FPGA/Verilog 在EP1C6Q240上实现示波器的逻辑代码.Verilog编写!很好用.调试成功.

在EP1C6Q240上实现示波器的逻辑代码.Verilog编写!很好用.调试成功.

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Verilog Q240 240 EP1

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