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VHDL/FPGA/Verilog 这是一篇介绍用verilog语言实现viterbi译码和rake接收机的文章

这是一篇介绍用verilog语言实现viterbi译码和rake接收机的文章，实用性很强的，在这里也感谢这篇文章的作着
https://www.eeworm.com/dl/663/344237.html
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VHDL/FPGA/Verilog alteral FPGA VERILOG 利用 ROM DCFIFO 和RAM 实现高速到低速时钟域的数据传输

alteral FPGA VERILOG 利用 ROM DCFIFO 和RAM 实现高速到低速时钟域的数据传输 ，值得学习。
https://www.eeworm.com/dl/663/351812.html
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VHDL/FPGA/Verilog 实现十字路口简单交通灯的verilog hdl源代码,可以实现

实现十字路口简单交通灯的verilog hdl源代码,可以实现
https://www.eeworm.com/dl/663/354097.html
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VHDL/FPGA/Verilog 适用于FPGA初学者,一个流水灯的程序,用VERILOG语言写的.

适用于FPGA初学者,一个流水灯的程序,用VERILOG语言写的.
https://www.eeworm.com/dl/663/364617.html
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嵌入式/单片机编程 关于通信原理课程设计中HDB3编解码的一个VERILOG源代码

关于通信原理课程设计中HDB3编解码的一个VERILOG源代码
https://www.eeworm.com/dl/647/366998.html
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VHDL/FPGA/Verilog verilog实践 11wolf 3.22 跑马灯,一秒钟移位一次

verilog实践 11wolf 3.22 跑马灯,一秒钟移位一次
https://www.eeworm.com/dl/663/388155.html
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VHDL/FPGA/Verilog verilog code 4-bit carry look-ahead adder output [3:0] s //summation output cout //carryout inpu

verilog code 4-bit carry look-ahead adder output [3:0] s //summation output cout //carryout input [3:0] i1 //input1 input [3:0] i2 //input2 input c0 //前一級進位
https://www.eeworm.com/dl/663/388867.html
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VHDL/FPGA/Verilog verilog code radix-2 SRT divider input [7:0]Dividend input [3:0]Divisor output [4:0]Quotient

verilog code radix-2 SRT divider input [7:0]Dividend input [3:0]Divisor output [4:0]Quotient output [8:0]Remainder
https://www.eeworm.com/dl/663/388882.html
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VHDL/FPGA/Verilog verilog写的39阶通带为20KHz的半带fir滤波器

verilog写的39阶通带为20KHz的半带fir滤波器，经测试正确。
https://www.eeworm.com/dl/663/418565.html
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单片机开发 基于摩托罗拉单片机MC68HC11E的SPI总线的verilog实现

基于摩托罗拉单片机MC68HC11E的SPI总线的verilog实现
https://www.eeworm.com/dl/648/419785.html
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