搜索:verilog hdl 是什么?
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https://www.eeworm.com/dl/534/418666.html
其他
verilog 语言去产生可以调节占空比的pwm波形 去控制信号管的开通和关断
verilog 语言去产生可以调节占空比的pwm波形 去控制信号管的开通和关断
https://www.eeworm.com/dl/684/420304.html
软件设计/软件工程
东南大学Verilog讲义.rar 高级FPGA教学实验指导书-逻辑设计部分.pdf ...
东南大学Verilog讲义.rar
高级FPGA教学实验指导书-逻辑设计部分.pdf
...
https://www.eeworm.com/dl/663/424904.html
VHDL/FPGA/Verilog
Verilog语言对SRAM的操作,也提一些简单的快速操作SRAM的技巧。
Verilog语言对SRAM的操作,也提一些简单的快速操作SRAM的技巧。
https://www.eeworm.com/dl/531/426538.html
操作系统开发
实现fifo的基本功能。使用Verilog能够实现的同步数据先入先出功能
实现fifo的基本功能。使用Verilog能够实现的同步数据先入先出功能,简单易懂,并带有相应的测试文件
https://www.eeworm.com/dl/663/464425.html
VHDL/FPGA/Verilog
用VERILOG写的8位十进制频率计 注释非常清晰 有助菜鸟学习
用VERILOG写的8位十进制频率计 注释非常清晰 有助菜鸟学习
https://www.eeworm.com/dl/512498.html
VHDL/Verilog/EDA源码
十六进制转十进制程序,采用verilog语言编写,cycloneiii上测试可用
十六进制转十进制程序,采用verilog语言编写,cyclongiii上测试可用
https://www.eeworm.com/dl/745257.html
技术资料
IIC接口E2PROM(AT24C64) 读写VERILOG 驱动源码+仿真激励文件: module
IIC接口E2PROM(AT24C64) 读写VERILOG 驱动源码+仿真激励文件:module i2c_dri    #(      parameter   SLAVE_ADDR = 7'b1010000   ,  //EEPROM从机地址      parameter   CLK_FREQ   = 26'd50_000_000, ...
https://www.eeworm.com/dl/857603.html
技术资料
基于verilog语言的六路抢答器设计代码,编译环境为quartus9.0,
基于verilog语言的六路抢答器设计代码,编译环境为quartus9.0,
https://www.eeworm.com/dl/861915.html
技术资料
黑金FPGA开发板的AD_DA模块verilog代码以及相关的原理图
黑金FPGA开发板的AD_DA模块verilog代码以及相关的原理图,想学FPGA的初学者可以下载下来看看哦,资源不错
https://www.eeworm.com/dl/894148.html
技术资料
altera cyclone 2c35开发板,测试usb通用串行总线,verilog编写的
altera cyclone 2c35开发板,测试usb通用串行总线,verilog编写的