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共 5,359 条结果

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系统设计方案 its bit the system on chip designed in verilog

its bit the system on chip designed in verilog
https://www.eeworm.com/dl/678/472711.html
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VHDL/FPGA/Verilog Verilog jpec coder encoder source code

Verilog jpec coder encoder source code
https://www.eeworm.com/dl/663/474259.html
下载: 117
查看: 1041

VHDL/FPGA/Verilog 自己设计的串口verilog代码

自己设计的串口verilog代码，已在fpga上跑过，问题无误。
https://www.eeworm.com/dl/663/480659.html
下载: 174
查看: 1120

VHDL/FPGA/Verilog this file contains verilog code of uart file

this file contains verilog code of uart file
https://www.eeworm.com/dl/663/487579.html
下载: 55
查看: 1058

VHDL/FPGA/Verilog this is a code of AMBA AHB master protocol in verilog

this is a code of AMBA AHB master protocol in verilog
https://www.eeworm.com/dl/663/488203.html
下载: 105
查看: 1171

VHDL/FPGA/Verilog 一个verilog源代码

一个verilog源代码，作用是计数器的建模。
https://www.eeworm.com/dl/663/490583.html
下载: 72
查看: 1148

VHDL/FPGA/Verilog 一个verilog源代码

一个verilog源代码，用于译码器的编程。
https://www.eeworm.com/dl/663/490587.html
下载: 115
查看: 1082

VHDL/FPGA/Verilog 一个verilog源代码

一个verilog源代码，可用ISE等实现，功能为I2C接口标准建模。
https://www.eeworm.com/dl/663/490831.html
下载: 44
查看: 1079

源码 Verilog源代码关于viterbi设计

 (n, k, N)卷积码的状态数为2k (N−1) ，对每一时刻要 做2k (N−1) 次“加－比－存”操作，每一操作包括2k 次加法和2k −1 次比较，同时要保留2k (N−1) 条幸存路径。由此可见，Viterbi 算法的复杂度与信道质量无关，其计算量和存储量都随约束 长度N 和信息元分组k 呈指数增长。因此，在约束长度和信息元分 ...
https://www.eeworm.com/dl/512670.html
下载: 2
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源码 SPI总线verilog代码(主模式)

verilog语言实现的SPI主模式代码；综合仿真OK；
https://www.eeworm.com/dl/513508.html
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