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技术资料 SDRAM读写控制器

verilog HDL 实现的SDRAM读写控制器。 实验条件 硬件平台： ALTERA FPGA :CycloneEP1C12Q240C8N SDRAM : hynix HY57V283220T-6 软件平台：Quartus II 6.0
https://www.eeworm.com/dl/978546.html
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技术资料 基于FPGA的LCD12864液晶显示实验

基于FPGA实验箱的LCD12864液晶显示实验，采用VHDL verilog语言编程，通过XiLinx平台可实现对lcd12864的中文英文数字等的显示，配电路图和源码
https://www.eeworm.com/dl/983456.html
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技术资料 用verilong编写的lcd显示可调数字时钟

一套基于Verilog的LCD显示可调数字时钟源代码。适用于FPGA开发，支持时间调节功能，适合电子工程和嵌入式系统学习者及开发者使用。
https://www.eeworm.com/dl/995499.html
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技术资料 数字信号处理的FPGA实现

基于Verilog实现的数字信号处理方案，适用于FPGA开发实战。包含滤波、FFT、调制等核心算法的高效硬件实现，经过多个工业项目验证，可直接用于生产环境部署。
https://www.eeworm.com/dl/1001387.html
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技术资料 基于FPGA的数字频率计设计报告

采用FPGA实现的数字频率计设计，基于Verilog硬件描述语言，具备高精度和实时性。系统结构清晰，逻辑严谨，适用于电子工程与嵌入式开发实践。
https://www.eeworm.com/dl/1003065.html
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技术资料 FPGA串口驱动

从基础到实践，逐步讲解如何在FPGA上实现串口驱动。通过Verilog代码，掌握通信协议、时序控制与硬件逻辑设计，适合数字电路开发人员提升实战能力。
https://www.eeworm.com/dl/1005665.html
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VHDL/FPGA/Verilog altera公司提供的适用于包涵DSP内核的FPGA的二维DCT变换源码

altera公司提供的适用于包涵DSP内核的FPGA的二维DCT变换源码，语言是：verilog 性能不错，不过资源消耗有点大，可以用来学习多项式变换的DCT算法
https://www.eeworm.com/dl/663/133357.html
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VHDL/FPGA/Verilog 在maxplusII平台上开发的一个交通等内核

在maxplusII平台上开发的一个交通等内核，该文件中有多个版本，为实现交通灯的不同功能，同时后续版本也是对前面版本的修改与优化，基于verilog HDL语言
https://www.eeworm.com/dl/663/244445.html
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VHDL/FPGA/Verilog UART16550兼容的串行通讯控制器

UART16550兼容的串行通讯控制器，Verilog语言描述，采用Altera Cyclone系列芯片实现FPGA综合，因为FIFO部分利用到内部资源实现。已经在某项目中成功应用，特此推出。
https://www.eeworm.com/dl/663/308066.html
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VHDL/FPGA/Verilog crc_table.c is for reset seed( 0000 ) crc_table_1.c is for reset seed( ffff) CRC16_D8_m.v is a ver

crc_table.c is for reset seed( 0000 ) crc_table_1.c is for reset seed( ffff) CRC16_D8_m.v is a verilog module of byte paralle crc. CRC16_D8_m_tb.v is the testbench file of above module.
https://www.eeworm.com/dl/663/326356.html
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