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找到约 8,501 项符合 system verilog 的查询结果

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技术资料 基于FPGA和单片机的逻辑分析系统研究

在电子产品设计中,往往需要借助逻辑分析仪来观测数据波形,分析其中的逻辑关系。但传统的逻辑分析仪不仅价格昂贵,而且信号的分析还需要手动完成,花费大量时间和精力,效率低下。介绍了一种可编程逻辑分析系统的设计方案,利用FPGA设计可选位宽数据采集与存储器的接口,通过单片机控制,将采集的数据从串口中传送到PC机上,编写基 ...
https://www.eeworm.com/dl/897670.html
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技术资料 基于PIC单片机的随钻声波测井仪电源管理设计

为了保证随钻声波测井仪在井下长时间高效率工作,需要对电源管理板进行高效管理;根据随钻声波测井仪电子系统的供电特点设计了电源管理控制电路,低功耗微处理器PIC单片机根据随钻测量系统的指令对电源电路开关阵列进行控制,通过CAN-UART对主控板进行工作参数下发,利用实时钟电路提供的时间信息完成对井深和井下存储数据的映射 ...
https://www.eeworm.com/dl/898129.html
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源码 java学生数据库

/*import java.util.Scanner; //主类 public class student122 {   //主方法   public static void main(String[] args){     //定义7个元素的字符数组     String[] st = new String[7];     inputSt(st); &nbsp ...
https://www.eeworm.com/dl/514408.html
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学术论文 基于FPGA的DES加密系统设计与实现

本文设计实现了一种基于FPGA的DES加密系统。 概括起来,本文主要完成了以下几方面的主要工作:完成了DES加密系统的整体设计。整个系统包括DES加密核心模块,UART通信接口模块和BLOCKRAM存储模块。以EITS2003开发板为硬件开发平台,ISEwebpack为开发软件,用Verilog硬件描述语言设计并且实现了三大模块的具体功能及整体连接 ...
https://www.eeworm.com/dl/514/10029.html
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教程资料 最重要的是七个从简单到复杂的实验

最重要的是七个从简单到复杂的实验,包括:基础实验一_FPGA_LED 基础实验二_seg7实验以及仿真 基础实验三_SOPC_LED 基础实验四_Flash烧写 基础实验五_定时器实验 基础实验六_按键以及PIO口中断实验 实验七_网卡使用 ,这些实验室用到了SOPC BUILDER 与NOIS ii ,使用Verilog 编写,有实验板和没有实验板的都可以用来学习。 ...
https://www.eeworm.com/dl/fpga/doc/17805.html
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教程资料 等精度频率测量原理

主要介绍了等精度频率测量原理,该原理具有在整个测试频段内保持高精度频率\r\n测量的优点 同时在该原理基础上,采用了Verilog HDL语言设计了高速的等精度测频\r\n模块,并且利用EDA开发平台QUARTUS11 3 .0对CPLD芯片进行写人,实现了计数等\r\n主要逻辑功能 还使用C语言设计了该等精度频率计的主控程序以提高测量精度。本 ...
https://www.eeworm.com/dl/Protel/doc/17968.html
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Mentor HDL的可综合设计简介

本文简单探讨了verilog HDL设计中的可综合性问题,适合HDL初学者阅读     用组合逻辑实现的电路和用时序逻辑实现的   电路要分配到不同的进程中。   不要使用枚举类型的属性。   Integer应加范围限制。    通常的可综合代码应该是同步设计。   避免门级描述,除非在关键路径中。 ...
https://www.eeworm.com/dl/Mentor/21524.html
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无线通信 基于FPGA的VGA接口显示技术

基于Quartus Ⅱ开发软件,运用verilog 语言,在FPGA 实现VGA 的显示 。基于这种设计方法,可以在不使用VGA 显示卡和计算机的情况下,实现VGA 图像的显示和控制。系统具有成本低、结构简单、应用灵活的优点,可广泛应用于超市、车站、飞机场等公共场所的广告宣传和提示信息显示,也可应用于工厂车间生产过程中的操作信息显 ...
https://www.eeworm.com/dl/510/36389.html
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可编程逻辑 HDL的可综合设计简介

本文简单探讨了verilog HDL设计中的可综合性问题,适合HDL初学者阅读     用组合逻辑实现的电路和用时序逻辑实现的   电路要分配到不同的进程中。   不要使用枚举类型的属性。   Integer应加范围限制。    通常的可综合代码应该是同步设计。   避免门级描述,除非在关键路径中。 ...
https://www.eeworm.com/dl/kbcluoji/40140.html
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VHDL/FPGA/Verilog Hard-decision decoding scheme Codeword length (n) : 31 symbols. Message length (k) : 19 symbols.

Hard-decision decoding scheme Codeword length (n) : 31 symbols. Message length (k) : 19 symbols. Error correction capability (t) : 6 symbols One symbol represents 5 bit. Uses GF(2^5) with primitive polynomial p(x) = X^5 X^2 + 1 Generator polynomial, g(x) = a^15 a^21*X + a^6*X^2 + a^15*X^3 + a^ ...
https://www.eeworm.com/dl/663/193880.html
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