Hard-decision decoding scheme Codeword length (n) : 31 symbols. Message length (k) : 19 symbols. - 免费下载

VHDL/FPGA/Verilog资源 文件大小:14 K

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Hard-decision decoding scheme Codeword length (n) : 31 symbols. Message length (k) : 19 symbols. Error correction capability (t) : 6 symbols One symbol represents 5 bit. Uses GF(2^5) with primitive polynomial p(x) = X^5 X^2 + 1 Generator polynomial, g(x) = a^15 a^21*X + a^6*X^2 + a^15*X^3 + a^25*X^4 + a^17*X^5 + a^18*X^6 + a^30*X^7 + a^20*X^8 + a^23*X^9 + a^27*X^10 + a^24*X^11 + X^12. Note: a = alpha, primitive element in GF(2^5) and a^i is root of g(x) for i = 19, 20, ..., 30. Uses Verilog description with synthesizable RTL modelling. Consists of 5 main blocks: SC (Syndrome Computation), KES (Key Equation Solver), CSEE (Chien Search and Error Evaluator), Controller and FIFO Register.

源码文件列表

📂 共 12 个源码文件 点击文件名可在线查看源代码

1 📃
readme.txt
大小: 2.4 KB
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2 📄
controller.v
大小: 16.82 KB
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3 📄
kesblock.v
大小: 13.83 KB
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4 📄
scblock.v
大小: 13.21 KB
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5 📄
fifo_register.v
大小: 3.36 KB
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6 📄
testbench.v
大小: 9.3 KB
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7 📄
cseeblock.v
大小: 12.25 KB
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8 📄
common_modules.v
大小: 3.44 KB
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9 📄
rsdecoder.v
大小: 4.78 KB
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10 📄
entries
大小: 440 B
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11 📄
repository
大小: 19 B
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12 📄
root
大小: 13 B
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