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VHDL/Verilog/EDA源码  SDRAM 控制器

基于FPGA对sdram控制器的设计VERILOG语言

https://www.eeworm.com/dl/504/14022.html

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SDRAM 控制器

教程资料  fpga功能实现有限字长响应FIR

fpga功能实现有限字长响应FIR，用verilog编写

https://www.eeworm.com/dl/fpga/doc/18310.html

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fpga FIR 有限字长

VHDL/FPGA/Verilog 微处理机接口电路设计

微处理机接口电路设计，用verilog写

https://www.eeworm.com/dl/663/110021.html

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微处理机接口电路设计

VHDL/FPGA/Verilog 十六位超前进位加法器

十六位超前进位加法器，Verilog HDL

https://www.eeworm.com/dl/663/199813.html

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十六位加法器进位

其他嵌入式/单片机内容  简易流水灯实验

简易流水灯实验，四灯依次点亮，循环VERILOG语言

https://www.eeworm.com/dl/687/210235.html

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流水灯实验

VHDL/FPGA/Verilog 用于dspbuilder 可以直接生成vhdl源码

用于dspbuilder 可以直接生成vhdl源码，或者verilog源码

https://www.eeworm.com/dl/663/351933.html

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dspbuilder vhdl 源码

VHDL/FPGA/Verilog 先入先出缓冲存储器

先入先出缓冲存储器，采用verilog hdl

https://www.eeworm.com/dl/663/380806.html

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缓冲存储器

嵌入式/单片机编程  cpld实现vga驱动的程序

cpld实现vga驱动的程序，用verilog语言实现。

https://www.eeworm.com/dl/647/457629.html

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cpld vga 驱动程序

VHDL/FPGA/Verilog FIFO 源程序

FIFO 源程序，verilog HDL实现，自己验证过，没问题

https://www.eeworm.com/dl/663/460488.html

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查看: 1014

FIFO 源程序

其他  输入输出控制的状态机

输入输出控制的状态机，verilog HDL源码

https://www.eeworm.com/dl/534/482486.html

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输入输出控制状态

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