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modelSim 的查询结果
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VHDL/FPGA/Verilog 介绍了积分梳状滤波器(CIC)设计
介绍了积分梳状滤波器(CIC)设计，压缩包里面有程序的流程图，采用verilogHDL编写，在modelsim上可以实现仿真结果，非常不错
其他 Verilog-RISC CPU 代码 实现了简单的RISC cpu
Verilog-RISC CPU 代码
实现了简单的RISC cpu，可供初学者参考，学习硬件描述语言，及设计方法。该程序通过了modelsim仿真验证。
北航
VHDL/FPGA/Verilog 介绍了CORDIC数字计算机的设计
介绍了CORDIC数字计算机的设计，采用的是verilogHDL,在modelsim上可以实现仿真验证，压缩包中包含CORDIC的工作结构图，比较详细
技术资料 verilog串口通信程序
verilog串口通信程序
网上关于RS-232的异步收发介绍得很多，最近没事学着摸索用ModelSim来做时序仿真，就结合网上的参考资料和自己的琢磨，做了这个东西。
针对我这个小程序结合FPGA的开发流程，主要走了以下几步：
1. 文本程序输入（Verilog HDL）
2. 功能仿真（ModelSim，查看逻辑功能是否正确，要写一个Test Bench）
3. ...
VHDL/FPGA/Verilog 增强型8051的VHDL源代码
增强型8051的VHDL源代码，两个周期执行一条指令，仿真工具为Modelsim，开发板为Altera的EP1C20开发板
VHDL/FPGA/Verilog 介绍了几种常用的乘法器的设计
介绍了几种常用的乘法器的设计，carry_save_mult，ripple_carry_mult等，压缩包中包含结构流程图，用verilogHDL语言，采用modelsim仿真验证
ALTERA FPGA开发软件 ModleSim 6.50
Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器
VHDL/FPGA/Verilog HSSDRC IP core is the configurable universal SDRAM controller with adaptive bank control and adaptiv
HSSDRC IP core is the configurable universal SDRAM controller with adaptive bank control and adaptive command pipeline.
HSSDRC IP core and IP core testbench has been written on SystemVerilog and has been tested in Modelsim.
HSSDRC IP core is licensed under MIT License
技术资料 FPGA入门教程
本书内容包括
1. 数字电路设计入门
2. FPGA简介
3. FPGA 开发流程
4．RTL设计
5．QuartusⅡ设计实例
6. ModelSim和 Testbench
精品软件 MODLESIM 6.50
Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器