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modelSim 的查询结果
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VHDL/FPGA/Verilog 帧同步模块的Veriolog源码。 在ModelSim下的一个工程。有测试文件。
帧同步模块的Veriolog源码。
在ModelSim下的一个工程。有测试文件。
其他书籍 对Modelsim仿真过程中出现的一些常见问题的详细解答
对Modelsim仿真过程中出现的一些常见问题的详细解答，集EDA论坛高手解答为一体，比较适合初学者一看。
书籍源码 夏宇闻8位RISC_CPU的完整代码+TESTBENCH（已调试） modelsim工程文件
夏宇闻8位RISC_CPU的完整代码+TESTBENCH（已调试）
modelsim工程文件，包括书中所测试的三个程序和相关数据，绝对可用~所有信号名均遵从原书。在论坛中没有找到testbench的，只有一个mcu的代码，但很多和书中的是不一样的，自己改了下下~`````大家多多支持啊~`我觉得书中也还是有些不尽如人意的地方，如clk_gen.v中clk2,clk ...
VHDL/FPGA/Verilog 软件开发环境：ISE 7.1i 仿真环境：ModelSim SE 6.0 1. 闹钟设计
软件开发环境：ISE 7.1i 仿真环境：ModelSim SE 6.0 1. 闹钟设计
VHDL/FPGA/Verilog 使用說明對於modelsim的如何操作和使用及安裝的如何安裝
使用說明對於modelsim的如何操作和使用及安裝的如何安裝
VHDL/FPGA/Verilog A Relatively Simple RISC CPU 设计源码并附详细的说明文档。可以ModelSim进行仿真
A Relatively Simple RISC CPU 设计源码并附详细的说明文档。可以ModelSim进行仿真，并可以用synplify进行综合。
VHDL/FPGA/Verilog Quartus中fft ip core的使用(modelsim 仿真FFT ip core 结合QUARTUS II 联合调试)
Quartus中fft ip core的使用(modelsim 仿真FFT ip core 结合QUARTUS II 联合调试)
VHDL/FPGA/Verilog fft在dspbuilder下产生VHDL源码及其测试激励文件的matlab模型,在modelsim下仿真通过
fft在dspbuilder下产生VHDL源码及其测试激励文件的matlab模型,在modelsim下仿真通过
VHDL/FPGA/Verilog dds在dspbuilder下产生VHDL源码及其测试激励文件的matlab模型,在modelsim下仿真通过
dds在dspbuilder下产生VHDL源码及其测试激励文件的matlab模型,在modelsim下仿真通过
VHDL/FPGA/Verilog 软件开发环境：ISE 7.1i 仿真环境：ModelSim SE 6.0 1. 梁祝乐曲演奏电路
软件开发环境：ISE 7.1i 仿真环境：ModelSim SE 6.0 1. 梁祝乐曲演奏电路