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技术资料  基于Quartus2的Verilog实例详解.pdf

了解、熟悉和掌握FPGA开发软件Quatus II的使用方法及Verilog HDL的编程方法。

https://www.eeworm.com/dl/864800.html

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quartus Verilog

技术资料  Quartus II V11.0 破解版

该软件为FPGA的开发方针软件，在windows环境下运行。使用Verilog HDL语言编写脚本，很好用

https://www.eeworm.com/dl/865186.html

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FPGA开发

技术资料  spi_master

使用Verilog HDL 语言实现SPI0 模式0的master模式，其中读、写操作都是低电平

https://www.eeworm.com/dl/972161.html

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spi_master

技术资料  fifo verilog

使用verilog hdl语言设计一个先进先出的堆栈fifo，要求写出其测试源代码部分

https://www.eeworm.com/dl/999082.html

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verilog fifo

The Verilog Hardware Description Language (HDL) is defined in this standard. Verilog HDL is a formal notation intended for use in all phases of the creation of electronic systems. Because it is both machine readable and human readable,it supports the development,verification, synthesis,and testing o ...

https://www.eeworm.com/dl/745468.html

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ieee verilog

其他嵌入式/单片机内容  交通灯状态机的实现

交通灯状态机的实现，用verilog HDL编程，Xilinx ISE 6仿真，在实际电路中得到验证．

https://www.eeworm.com/dl/687/178943.html

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交通灯状态

中间件编程  本软件在CPLD上实现数字PWM控制

本软件在CPLD上实现数字PWM控制，用Verilog HDL语言编写，在MAX　ＰＬＵＳ　ＩＩ调试成功，可用

https://www.eeworm.com/dl/682/179893.html

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CPLD PWM 软件数字

VHDL/FPGA/Verilog 8位加法树乘法器,实现两个8位二进制数相乘

8位加法树乘法器,实现两个8位二进制数相乘，采用verilog hdl

https://www.eeworm.com/dl/663/380802.html

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8位加法乘法器二进制数

VHDL/FPGA/Verilog FIFO先进先出队列

FIFO先进先出队列，一种缓存、或一种管道、设备、接口（Verilog HDL程序,内附说明）

https://www.eeworm.com/dl/663/435289.html

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FIFO 队列

技术资料  译码器FPGA下的实验报告

结合EDA技术与VERILOG HDL开发环境总结的实验报告，在multism下仿真运行的到仿真图

https://www.eeworm.com/dl/898525.html

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译码 fpga 实验报告

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