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VHDL/FPGA/Verilog 基于QUARTUSII软件实现FPGA（ATERA CYCLONE II系列）与SD卡SD模式通信所用语言位verilog HDL

基于QUARTUSII软件实现FPGA（ATERA CYCLONE II系列）与SD卡SD模式通信所用语言位verilog HDL

https://www.eeworm.com/dl/663/304723.html

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其他书籍  EDA开发教程,初学者的宝典!主要讲述了verilog HDL编程方法,非常适合初学Verilog者.

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https://www.eeworm.com/dl/542/434735.html

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verilog Verilog EDA HDL

技术资料  38译码器基于FPGA的详尽的Verilog HDL源码，可实现拨动开关小灯对应亮灭

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https://www.eeworm.com/dl/858700.html

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38译码 FPGA

VHDL/FPGA/Verilog 指令译码电路的设计。主要用在数字电路的设计中。所用语言为Verilog HDL.

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https://www.eeworm.com/dl/663/147619.html

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Verilog HDL 指令译码电路

VHDL/FPGA/Verilog 基于地址总线接口的四倍频编码器信号接口的 FPGA实现 Verilog HDL的

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https://www.eeworm.com/dl/663/157036.html

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Verilog FPGA HDL 接口

VHDL/FPGA/Verilog Verilog HDL编写的四位数码管动态显示程序,外围电路用CPLD来实现

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https://www.eeworm.com/dl/663/307251.html

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Verilog CPLD HDL 编写

VHDL/FPGA/Verilog 本程序用HDL语言实现闰年的判断,在ISE8.21中调试通过,比较适合初学者.

本程序用HDL语言实现闰年的判断,在ISE8.21中调试通过,比较适合初学者.

https://www.eeworm.com/dl/663/318130.html

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8.21 HDL ISE 程序

VHDL/FPGA/Verilog 从算法设计到硬线逻辑的实现：复杂数字逻辑系统的Verilog HDL设计技术和方法

从算法设计到硬线逻辑的实现：复杂数字逻辑系统的Verilog HDL设计技术和方法，结合DSP算法介绍verilog HdL 设计。

https://www.eeworm.com/dl/663/379680.html

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Verilog HDL 算法设计数字逻辑

系统设计方案  多功能数字钟设计一、设计任务：（一）主体功能用HDL设计一个多功能数字钟

多功能数字钟设计一、设计任务：（一）主体功能用HDL设计一个多功能数字钟，包含以下主要功能： 1.计时及校时，时间可以24小时制或12小时制显示 2.日历：显示年月日星期，及设定设定功能 3.跑表：启动/停止/保持显示/清除 4.闹钟：设定闹钟时间，整点提示 ...

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HDL 多功能数字钟设计数字

VHDL/FPGA/Verilog 键盘鼠标的原代码,用FPGA实现,使用Verilog HDL编写,已经使用FPGA验正过了,完全可以用

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FPGA Verilog HDL 键盘

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