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技术资料  基于FPGA的带CRC校验的异步串口通信

基于FPGA的带CRC校验的异步串口通信由于FPGA具有速度快，效率高，灵活稳定，集成度高等优点，所以为了提高串口通信的速度和效率，在串行通信中采用FPGA来实现串口通信是十分必要的。由于通信传输的不确定性以及干扰等原因，串行通信经常会出现异常情况。然而，在串行通信中添加CRC校验，可以提高通信的可靠性。采用Verilo ...

https://www.eeworm.com/dl/855033.html

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fpga crc 异步串口通信

Mentor Creating Safe State Machines(Mentor)

&nbsp; Finite state machines are widely used in digital circuit designs. Generally, when designing a state machine using an HDL, the synthesis tools will optimize away all states that cannot be reached and generate a highly optimized circuit. Sometimes, however, the optimization is not acceptabl ...

https://www.eeworm.com/dl/Mentor/21526.html

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Creating Machines Mentor State

可编程逻辑  Creating Safe State Machines(Mentor)

&nbsp; Finite state machines are widely used in digital circuit designs. Generally, when designing a state machine using an HDL, the synthesis tools will optimize away all states that cannot be reached and generate a highly optimized circuit. Sometimes, however, the optimization is not acceptabl ...

https://www.eeworm.com/dl/kbcluoji/40149.html

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Creating Machines Mentor State

技术资料  基于FPGA的AD转换控制器设计

采用FPGA器件EPlC12实现了对A／D转换芯片AD7822的实时采样控制，并将采集的数据暂存到SEAM中以备后续处理。整个设计在QuartusIl环境下，采用Veriiog HDL语言描述，给出了硬件电路连接、硬件内部逻辑设计以及测试波形，可用于模拟信号的高速实时采集。 ...

https://www.eeworm.com/dl/978802.html

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FPGA AD转换

VHDL/FPGA/Verilog altera公司提供的适用于包涵DSP内核的FPGA的二维DCT变换源码

altera公司提供的适用于包涵DSP内核的FPGA的二维DCT变换源码，语言是：verilog 性能不错，不过资源消耗有点大，可以用来学习多项式变换的DCT算法

https://www.eeworm.com/dl/663/133357.html

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altera FPGA DSP DCT

VHDL/FPGA/Verilog UART16550兼容的串行通讯控制器

UART16550兼容的串行通讯控制器，Verilog语言描述，采用Altera Cyclone系列芯片实现FPGA综合，因为FIFO部分利用到内部资源实现。已经在某项目中成功应用，特此推出。

https://www.eeworm.com/dl/663/308066.html

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16550 UART 兼容串行通讯

VHDL/FPGA/Verilog crc_table.c is for reset seed( 0000 ) crc_table_1.c is for reset seed( ffff) CRC16_D8_m.v is a ver

crc_table.c is for reset seed( 0000 ) crc_table_1.c is for reset seed( ffff) CRC16_D8_m.v is a verilog module of byte paralle crc. CRC16_D8_m_tb.v is the testbench file of above module.

https://www.eeworm.com/dl/663/326356.html

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crc_table reset seed for

技术资料  视频、图像压缩代码

视频、图像压缩代码，内附使用说明，建立相应工程后，将Verilog代码ADD之后就可以编译调试，对于学习图像压缩或熟悉FPGA调试环境的人员会有一定的帮助

https://www.eeworm.com/dl/928463.html

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视频图像压缩代码

技术资料  cpld实现曼彻斯特编解码

基于Verilog实现的CPLD曼彻斯特编解码方案，经过多个工业项目验证，可直接用于高速通信系统设计。代码结构清晰，逻辑稳定，适合需要低延迟和高可靠性的应用场景。

https://www.eeworm.com/dl/1000875.html

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CPLD 曼彻斯特编码 Verilog 通信协议

技术资料  高速FIR滤波器设计与FPGA实现

基于实际工程案例的高速FIR滤波器设计与FPGA实现方案，涵盖算法优化与硬件加速细节，适用于通信与信号处理领域。提供可复用的Verilog代码结构，提升开发效率。

https://www.eeworm.com/dl/1003310.html