搜索结果

找到约 5,001 项符合 Verilog HDL 的查询结果
相关度 上传时间 下载量 查看数
共 5,001 条结果

按分类筛选

显示更多分类

VHDL/FPGA/Verilog verilog 代码. 经验证成功,可以作为标准单元库,为FPGA设计者使用.

verilog 代码. 经验证成功,可以作为标准单元库,为FPGA设计者使用.
https://www.eeworm.com/dl/663/138186.html
下载: 35
查看: 1076

VHDL/FPGA/Verilog verilog 代码. 经验证成功,可以作为标准单元库,为FPGA设计者使用.

verilog 代码. 经验证成功,可以作为标准单元库,为FPGA设计者使用.
https://www.eeworm.com/dl/663/138187.html
下载: 158
查看: 1052

VHDL/FPGA/Verilog verilog 代码. 经验证成功,可以作为标准单元库,为FPGA设计者使用.

verilog 代码. 经验证成功,可以作为标准单元库,为FPGA设计者使用.
https://www.eeworm.com/dl/663/138188.html
下载: 120
查看: 1056

VHDL/FPGA/Verilog pic cpu source code. it is writed in the verilog source code. it can work on the 40Mhz high speed.

pic cpu source code. it is writed in the verilog source code. it can work on the 40Mhz high speed.
https://www.eeworm.com/dl/663/144921.html
下载: 112
查看: 1104

VHDL/FPGA/Verilog 用verilog 描述的嫡编码(entropy coding) 应用于图像压缩编码 有测试文档

用verilog 描述的嫡编码(entropy coding) 应用于图像压缩编码 有测试文档
https://www.eeworm.com/dl/663/159883.html
下载: 196
查看: 1089

VHDL/FPGA/Verilog 使用Verilog语言编写的数字钟程序.有慢校时,快校时,闹钟等功能.

使用Verilog语言编写的数字钟程序.有慢校时,快校时,闹钟等功能.
https://www.eeworm.com/dl/663/163110.html
下载: 186
查看: 1149

VHDL/FPGA/Verilog 这个verilog代码是一个输入输出经典的例子。大家一起参考。

这个verilog代码是一个输入输出经典的例子。大家一起参考。
https://www.eeworm.com/dl/663/202015.html
下载: 190
查看: 1134

VHDL/FPGA/Verilog 这是一个数字时钟的Verilog程序 仿真通过 能实现秒 分 时 计时

这是一个数字时钟的Verilog程序 仿真通过 能实现秒 分 时 计时
https://www.eeworm.com/dl/663/213740.html
下载: 116
查看: 1233

VHDL/FPGA/Verilog < 大型RISC处理器设计--用描述语言Verilog设计VLSI芯片>>光盘

< 大型RISC处理器设计--用描述语言Verilog设计VLSI芯片>>光盘
https://www.eeworm.com/dl/663/216532.html
下载: 102
查看: 1130

其他嵌入式/单片机内容 一个用verilog语言编写的用来模拟交通信号灯的程序

一个用verilog语言编写的用来模拟交通信号灯的程序，包含测试文件
https://www.eeworm.com/dl/687/249247.html
下载: 21
查看: 1229