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Verilog HDL 的查询结果
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VHDL/FPGA/Verilog 一个verilog源代码
一个verilog源代码,可用ISE等实现,功能为I2C接口标准建模。
源码 Verilog源代码关于viterbi设计
 (n, k, N)卷积码的状态数为2k (N−1) ,对每一时刻要
做2k (N−1) 次“加-比-存”操作,每一操作包括2k 次加法和2k −1 次比较,同时要保留2k (N−1)
条幸存路径。由此可见,Viterbi 算法的复杂度与信道质量无关,其计算量和存储量都随约束
长度N 和信息元分组k 呈指数增长。因此,在约束长度和信息元分 ...
源码 SPI总线verilog代码(主模式)
verilog语言实现的SPI主模式代码;综合仿真OK;
源码 SPI总线verilog实现(从模式)
SPI总线从模式的verilog实现;综合仿真OK;
应用设计 Verilog设计的加法器
用verilog设计的加法器,经过modelsim工具验证无问题。有问题请反馈。
源码 模5计数器verilog
verilog语言设计模5计数器,包括源程序和仿真程序,vivado软件可直接下载运行。
书籍 夏宇闻-Verilog经典教程
夏宇闻-Verilog经典教程夏宇闻-Verilog经典教程夏宇闻-Verilog经典教程
源码 I2C驱动 verilog
I2C接口驱动verilog源码I2C接口驱动verilog源码I2C接口驱动verilog源码I2C接口驱动verilog源码
技术资料 verilog经典教程-夏宇闻
很经典的verlog教程资料,夏宇闻主编,内部知识全面,深入浅出,非常适合初学者学习!而且对于编程多年的老手,亦可以作为枕边书,工具书以备随时查阅,核对已经编阅的代码文档。
技术资料 FPGA重点难点汇总(Verilog)
该文档为FPGA重点难点汇总(Verilog)总结文档,是一份很不错的参考资料,具有较高参考价值,感兴趣的可以下载看看………………