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VHDL/FPGA/Verilog this is a code of AMBA AHB master protocol in verilog

this is a code of AMBA AHB master protocol in verilog

https://www.eeworm.com/dl/663/488203.html

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VHDL/FPGA/Verilog 一个verilog源代码

一个verilog源代码，作用是计数器的建模。

https://www.eeworm.com/dl/663/490583.html

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verilog 源代码

VHDL/FPGA/Verilog 一个verilog源代码

一个verilog源代码，用于译码器的编程。

https://www.eeworm.com/dl/663/490587.html

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verilog 源代码

VHDL/FPGA/Verilog 一个verilog源代码

一个verilog源代码，可用ISE等实现，功能为I2C接口标准建模。

https://www.eeworm.com/dl/663/490831.html

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verilog 源代码

VHDL/FPGA/Verilog verilog HDL编写的ADRAM core

经过测试可用，大家可以试试，挺好用的，啦啦啦啦啦

https://www.eeworm.com/dl/507857.html

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Verilog ADRAM

可编程逻辑  Verilog_HDL简明教程

Verilog的入门内容详细,思路清晰,是HDL入门的有效教程

https://www.eeworm.com/dl/510015.html

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Verilog语言

源码  Verilog源代码关于viterbi设计

&nbsp;(n, k, N)卷积码的状态数为2k (N−1) ，对每一时刻要做2k (N−1) 次“加－比－存”操作，每一操作包括2k 次加法和2k −1 次比较，同时要保留2k (N−1) 条幸存路径。由此可见，Viterbi 算法的复杂度与信道质量无关，其计算量和存储量都随约束长度N 和信息元分组k 呈指数增长。因此，在约束长度和信息元分 ...

https://www.eeworm.com/dl/512670.html

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Verilog viterbi 源代码

源码  SPI总线verilog代码(主模式)

verilog语言实现的SPI主模式代码；综合仿真OK；

https://www.eeworm.com/dl/513508.html

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SPI;verilog

源码  SPI总线verilog实现(从模式)

SPI总线从模式的verilog实现；综合仿真OK；

https://www.eeworm.com/dl/513509.html

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verilog SPI 总线从模式

应用设计  Verilog设计的加法器

用verilog设计的加法器，经过modelsim工具验证无问题。有问题请反馈。

https://www.eeworm.com/dl/514235.html

下载: 1

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Verilog 加法器

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VHDL/FPGA/Verilog this is a code of AMBA AHB master protocol in verilog

VHDL/FPGA/Verilog 一个verilog源代码

VHDL/FPGA/Verilog 一个verilog源代码

VHDL/FPGA/Verilog 一个verilog源代码

VHDL/FPGA/Verilog verilog HDL编写的ADRAM core

可编程逻辑  Verilog_HDL简明教程

源码  Verilog源代码关于viterbi设计

源码  SPI总线verilog代码(主模式)

源码  SPI总线verilog实现(从模式)

应用设计  Verilog设计的加法器