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VHDL/FPGA/Verilog VHDL源代码.设计一个带有异步清0功能的十进制计数器。计数器时钟clk上升沿有效
VHDL源代码.设计一个带有异步清0功能的十进制计数器。计数器时钟clk上升沿有效，清零端为clrn,进位输出为co。
VHDL/FPGA/Verilog VHDL源代码.设计一个模为4的计数器
VHDL源代码.设计一个模为4的计数器，并在实验箱上用七段数码管显示结果
VHDL/FPGA/Verilog 本文件是实现任意整数分频的VHDL代码,愿与大家分享!
本文件是实现任意整数分频的VHDL代码,愿与大家分享!
系统设计方案 用VHDL设计了一种2DPSK信号产生器
用VHDL设计了一种2DPSK信号产生器，测试和实际应用表明其性能稳定可靠。
VHDL/FPGA/Verilog FPGA Express VHDL Reference Manual,对学习VHDL的人来说很好
FPGA Express VHDL Reference Manual,对学习VHDL的人来说很好
VHDL/FPGA/Verilog 16b20b编解码VHDL代码.
16b20b编解码VHDL代码.
VHDL/FPGA/Verilog SPI BUS VHDL实现
SPI BUS VHDL实现
VHDL/FPGA/Verilog 硬件出租车记数器完整的VHDL语言设计
硬件出租车记数器完整的VHDL语言设计，可以仿真下载测试
汇编语言 乒乓球游戏机实验报告实验人： 大火虎设计课题： 用VHDL设计一个乒乓球游戏机,用开关来摸拟球手及裁判,用LED来模拟乒乓球,采用每局十一球赛制,比分由七段显示器显示. 设计思路： 采用按功能分块,将
乒乓球游戏机实验报告实验人： 大火虎设计课题： 用VHDL设计一个乒乓球游戏机,用开关来摸拟球手及裁判,用LED来模拟乒乓球,采用每局十一球赛制,比分由七段显示器显示. 设计思路： 采用按功能分块,将整个电路分成若干子程序,利用不同的子程序来实现记分，显示，键盘控制。设计过程： 1) 对4MHZ信号进行分频,得到所需的1HZ,及 ...