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VHDL/FPGA/Verilog 1076-2002 IEEE Standard VHDL Language Reference Manual

1076-2002 IEEE Standard VHDL Language Reference Manual

https://www.eeworm.com/dl/663/146675.html

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VHDL/FPGA/Verilog 用VHDL语言编写的自动售货机程序

用VHDL语言编写的自动售货机程序，下载到EDA实验板上可实现基本的买货售货找零显示总钱等功能。

https://www.eeworm.com/dl/663/146835.html

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VHDL/FPGA/Verilog 大学vhdl语言实验大全,基于max-plus2平台,内有8-3译码器,8位加法器,数字钟

大学vhdl语言实验大全,基于max-plus2平台,内有8-3译码器,8位加法器,数字钟，数码显示，74ls138，8，4位计数器，d，rs触发器，加法器，交通灯等，此原码基于长江大学可编程器件实验箱,如要运行在其他平台上需要重新定义管脚

https://www.eeworm.com/dl/663/146918.html

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VHDL/FPGA/Verilog 出租车计价器VHDL程序与仿真

出租车计价器VHDL程序与仿真，vhdl源码，对设计这方面的同志们具有很好的参考价值

https://www.eeworm.com/dl/663/147013.html

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VHDL/FPGA/Verilog 自动售货机VHDL程序与仿真

自动售货机VHDL程序与仿真，源码，具有很高的参考价值！

https://www.eeworm.com/dl/663/147015.html

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VHDL/FPGA/Verilog MPSK调制与解调VHDL程序与仿真,具有很高的参考价值!!vhdl代码!

MPSK调制与解调VHDL程序与仿真,具有很高的参考价值!!vhdl代码!

https://www.eeworm.com/dl/663/147016.html

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VHDL/FPGA/Verilog 用VHDL编写的数字时钟,可变宽度脉冲产生器

用VHDL编写的数字时钟,可变宽度脉冲产生器

https://www.eeworm.com/dl/663/147268.html

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VHDL/FPGA/Verilog 用vhdl实现占空比1：1的通用分频模块

用vhdl实现占空比1：1的通用分频模块，非常实用，欢迎大家下载

https://www.eeworm.com/dl/663/147472.html

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VHDL/FPGA/Verilog 用vhdl实现一个fir滤波器设计要求： 1．最小阻带衰减-30db。 2．带内波动小于1db． 3．用MATLIB与MAXPLUS2联合设计与仿真

用vhdl实现一个fir滤波器设计要求： 1．最小阻带衰减-30db。 2．带内波动小于1db． 3．用MATLIB与MAXPLUS2联合设计与仿真

https://www.eeworm.com/dl/663/147654.html

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嵌入式/单片机编程  使用vhdl语言编写的交通灯控制程序

使用vhdl语言编写的交通灯控制程序，带有完整的实验报告。

https://www.eeworm.com/dl/647/147840.html

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