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https://www.eeworm.com/dl/663/273076.html VHDL/FPGA/Verilog

基于VHDL的4位带异步清零的二进制计数器。

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#VHDL #零 #二进制 #计数器

https://www.eeworm.com/dl/663/276380.html VHDL/FPGA/Verilog

8位无符号数与8位无符号数的乘法的VHDL源代码

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#VHDL #8位 #符号 #乘法

https://www.eeworm.com/dl/663/284185.html VHDL/FPGA/Verilog

该源码为用VHDL（硬件描述语言）编写的100个实例的源代码

该源码为用VHDL（硬件描述语言）编写的100个实例的源代码，是学习VHDL的绝好资源。软件环境为maxplus10.2及以上版本或Quartus2。

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#VHDL #100 #源码 #源代码

https://www.eeworm.com/dl/663/285898.html VHDL/FPGA/Verilog

一个直接数字频率合成的查表程序,VHDL语言,使用7128调试通过

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#VHDL #7128 #数字频率合成 #查表程序

https://www.eeworm.com/dl/663/313684.html VHDL/FPGA/Verilog

基于cpld的pwm控制设计采用vhdl.verilog语言设计对大家比较有用

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#verilog #cpld #vhdl #pwm

https://www.eeworm.com/dl/516/315253.html DSP编程

八位乘法器VHDL语言实现。使用的工具的ISE7.1

八位乘法器VHDL语言实现。使用的工具的ISE7.1，实现八乘八的位相乘。

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#VHDL #ISE #7.1 #乘法器

https://www.eeworm.com/dl/663/318374.html VHDL/FPGA/Verilog

《数字设计和计算机体系结构》一书MIPS VHDL源码。

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#MIPS #VHDL #数字设计 #计算机体系结构

https://www.eeworm.com/dl/663/319377.html VHDL/FPGA/Verilog

VHDL的一些实例。有加法器。存储器之类的。基本模块

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#VHDL #加法器 #存储器 #模块

https://www.eeworm.com/dl/663/321171.html VHDL/FPGA/Verilog

利用VHDL语言设计的数字钟,能进行正常的时、分、秒计时功能

利用VHDL语言设计的数字钟,能进行正常的时、分、秒计时功能，分别由6个数码管显示24h、60min、60s

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#VHDL #语言 #数字 #分

https://www.eeworm.com/dl/663/325499.html VHDL/FPGA/Verilog

vhdl.电子琴程序设计.本人从某个地方下. 请大家注意保密.

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#vhdl #电子琴 #家 #程序设计