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VERILOG-HDL 的查询结果
VHDL/FPGA/Verilog 这是一个在MAX II CPLD利用FT245BM 模块实现USB传输的读写程序
这是一个在MAX II CPLD利用FT245BM 模块实现USB传输的读写程序，用的是Verilog HDL语言
VHDL/FPGA/Verilog HDLC控制接收数据开始标志7E和去零模块
HDLC控制接收数据开始标志7E和去零模块，用于FPGA与E1相接，Verilog HDL语言编写
VHDL/FPGA/Verilog (2,1,9)卷积编解码器
(2,1,9)卷积编解码器，译码部分采用Vitebi译码算法，设计使用Verilog HDL语言，在Modelsim平台下仿真通过
VHDL/FPGA/Verilog 基于FPGA的电子密码锁的设计
基于FPGA的电子密码锁的设计，内有Verilog HDL源码和各仿真图像
VHDL/FPGA/Verilog 介绍了光纤光栅感温火灾探测系统的应用原 理
介绍了光纤光栅感温火灾探测系统的应用原
理，并重点阐述了用CPLD 设计虚拟MC14499 器件模
块，给出并解释了用Verilog HDL 语言实现的部分程
序和仿真测试结果。
VHDL/FPGA/Verilog I2C控制器的源代码
I2C控制器的源代码，Verilog HDL语言编写，可以直接调用
其他 主要介绍了等精度频率测量原理
主要介绍了等精度频率测量原理，该原理具有在整个测试频段内保持高精度频率
测量的优点 同时在该原理基础上，采用了Verilog HDL语言设计了高速的等精度测频
模块，并且利用EDA开发平台QUARTUS11 3 .0对CPLD芯片进行写人，实现了计数等
主要逻辑功能 还使用C语言设计了该等精度频率计的主控程序以提高测量精度。本设
计实现 ...
VHDL/FPGA/Verilog 设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟
设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，并具有定时与闹钟功能，能在设定的时间发出闹铃音，能非常方便地对小时、分钟和秒进行手动调节以校准时间，每逢整点，产生报时音报时。
实验平台：
1. 一台PC机；
2. MAX+PLUSII10.1。
Verilog HDL语言实现,还有完整的实验报告 ...
VHDL/FPGA/Verilog 本程序为24小时计时器
本程序为24小时计时器，稳定无误差。简单好用，是Verilog HDL语言初学者的指引。
VHDL/FPGA/Verilog FPGA&SOPC快速入门教程(PDF)
FPGA&SOPC快速入门教程(PDF)，基于Verilog HDL语言，开发环境Quartus