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找到约 141 项符合
TestBench 的查询结果
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VHDL/FPGA/Verilog 一个简单状态机的.v文件
一个简单状态机的.v文件，含testbench
VHDL/FPGA/Verilog crc_table.c is for reset seed( 0000 ) crc_table_1.c is for reset seed( ffff) CRC16_D8_m.v is a ver
crc_table.c is for reset seed( 0000 )
crc_table_1.c is for reset seed( ffff)
CRC16_D8_m.v is a verilog module of byte paralle crc.
CRC16_D8_m_tb.v is the testbench file of above module.
VHDL/FPGA/Verilog altera fpga verilog 设计的基于查找表的DCT程序及zigzag扫描程序
altera fpga verilog 设计的基于查找表的DCT程序及zigzag扫描程序，已经过matlab 和modelsim
验证，文件中包含TESTBENCH ，直接可用
VHDL/FPGA/Verilog 我用VHDL写的正弦
我用VHDL写的正弦，用FPGA内部ROM，有仿真testbench,在quartus里可以运行。在板子里已经验证
VHDL/FPGA/Verilog 脉冲宽度调制
脉冲宽度调制，VHDL代码编写，包括QUARTUSII和MODELSIM工程以及testbench
串口编程 内含有完整的UART代码
内含有完整的UART代码，包括发送和接受，且有testbench，可以直接仿真调试
VHDL/FPGA/Verilog 本算法基于leon2协处理器接口标准
本算法基于leon2协处理器接口标准，内含testbench，在modelsim中仿真通过，在ise9.2中综合及后仿真通过。
微处理器开发 嵌入式risc处理器源码
嵌入式risc处理器源码，包含设计文档，原理图，testbench，及外围接口，使用verilog实现。
VHDL/FPGA/Verilog 32 risc cpu的参考设计
32 risc cpu的参考设计，内涵完整的testbench