搜索：STM32寄存器
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https://www.eeworm.com/dl/504/13729.html
VHDL/Verilog/EDA源码
基于vhdl的移位寄存器设计
16位带有并行预置功能的右移移位寄存器，CLK1是时钟信号， LOAD是并行数据使能信号，QB是串行输出端口
https://www.eeworm.com/dl/663/107657.html
VHDL/FPGA/Verilog
关于寄存器重命名register reallocation,VHDL
关于寄存器重命名register reallocation,VHDL