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基于vhdl的移位寄存器设计
基于vhdl的移位寄存器设计
VHDL/Verilog/EDA源码
1 K
127 次下载
2013-04-24
资源详细信息
文件格式
RAR
文件大小
1 K
资源分类
VHDL/Verilog/EDA源码
上传者
thjyykmqu
发布时间
2013-04-24 16:38
下载统计
127
次
所需积分
2 积分
基于vhdl的移位寄存器设计 - 资源详细说明
16位带有并行预置功能的右移移位寄存器,CLK1是时钟信号, LOAD是并行数据使能信号,QB是串行输出端口
基于vhdl的移位寄存器设计 - 源码文件列表
本资源包含 1 个源码文件
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1
shfrt.txt
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