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嵌入式/单片机编程 EDA技术应用.用QUARTUES II 实现EDA技术实验操作,类似于精典的MAX+PLUS
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金融证券系统 optimal portfoilio EXCELmin risk max return
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VHDL/FPGA/Verilog 使用MAX+PLUSII可以 运行
使用MAX+PLUSII可以 运行，也可下到虚拟机上运行
单片机开发 基于MAX公司的MAX6969大电流LED显示驱动芯片,串行接口
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VHDL/FPGA/Verilog 出租车计费器 硬件描述语言 出租车计费器 MAX+PLUS软件 数字系统
出租车计费器 硬件描述语言 出租车计费器 MAX+PLUS软件 数字系统
其他 EDA课程所用的Max Plus2软件
EDA课程所用的Max Plus2软件，制作的半加器，有图像文件，有波形文件，建议看看，
VHDL/FPGA/Verilog max-plus2 编写的3-8译码器
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数学计算 Ex3-23 亲兄弟问题 « 问题描述： 给定n 个整数0 1 1 , , , n- a a  a 组成的序列。序列中元素i a 的亲兄弟元素k a 定义为： min{
Ex3-23 亲兄弟问题
&laquo 问题描述：
给定n 个整数0 1 1 , , , n- a a &#61516 a 组成的序列。序列中元素i a 的亲兄弟元素k a 定义为：
min{ | } k i j n j j i a = a a &sup3 a
< <
。
亲兄弟问题要求给定序列中每个元素的亲兄弟元素的位置。元素i a 的亲兄弟元素为k a
时，称k 为元素i a 的亲兄弟元素的位置。当元素i a ...
VHDL/FPGA/Verilog 本程序为模拟可校时的时钟程序；clk--时钟信号,rst--清零信号,set_en--校时 使能信号,faster--快进信号,slower--快退信号,hour--小时校时,min--分钟校 时
本程序为模拟可校时的时钟程序；clk--时钟信号,rst--清零信号,set_en--校时
使能信号,faster--快进信号,slower--快退信号,hour--小时校时,min--分钟校
时,（hh,hl,ml,mh,sh,sl）--时，分，秒显示信号。
校时的时候，秒清零。
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