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单片机编程  基于EDA技术的单片机IP核设计

本文介绍了利用EDA技术设计出与MCS-51系列微处理器指令集完全兼容的8位嵌入式微处理器芯片的IP核,并经过验证获得了满意的效果。

https://www.eeworm.com/dl/502/30741.html

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EDA 单片机 IP核

教程资料  ISE新建工程及使用IP核步骤详解

ISE新建工程及使用IP核步骤详解

https://www.eeworm.com/dl/fpga/doc/32329.html

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ISE IP核工程

开发工具  如何仿真IP核(建立modelsim仿真库完整解析)

　　IP核生成文件：（Xilinx/Altera 同）　　IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库的模块 ...

https://www.eeworm.com/dl/550/37748.html

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modelsim 仿真 IP核仿真库

可编程逻辑  定制简单LED的IP核的设计源代码

定制简单LED的IP核的设计源代码

https://www.eeworm.com/dl/kbcluoji/39099.html

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LED 定制 IP核源代码

可编程逻辑  ISE新建工程及使用IP核步骤详解

ISE新建工程及使用IP核步骤详解

https://www.eeworm.com/dl/kbcluoji/39474.html

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ISE IP核工程

仿真技术  如何仿真IP核(建立modelsim仿真库完整解析)

　　IP核生成文件：（Xilinx/Altera 同）　　IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库的模块 ...

https://www.eeworm.com/dl/524/42501.html

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modelsim 仿真 IP核仿真库

VHDL/FPGA/Verilog usb1.1的设备控制器IP核

usb1.1的设备控制器IP核，是用verilog硬件描述语言写的

https://www.eeworm.com/dl/663/124394.html

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usb 1.1 IP核设备

其他嵌入式/单片机内容  一个SRAM控制器的IP核

一个SRAM控制器的IP核，很不错，有兴趣的朋友可以下去

https://www.eeworm.com/dl/687/294993.html

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SRAM IP核控制器

VHDL/FPGA/Verilog altera i2c slave ip核verilog 编写

altera i2c slave ip核verilog 编写

https://www.eeworm.com/dl/663/301574.html

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verilog altera slave i2c

VHDL/FPGA/Verilog 用与生成ISE的IP核的COE文件

用与生成ISE的IP核的COE文件，一些具体的参数要自己设置一下！

https://www.eeworm.com/dl/663/305494.html

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ISE COE IP核

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