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VHDL/FPGA/Verilog 精通verilog HDL语言编程源码之8——异步FIFO设计

精通verilog HDL语言编程源码之8——异步FIFO设计

https://www.eeworm.com/dl/663/369664.html

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VHDL/FPGA/Verilog 精通verilog HDL语言编程源码9——RS(204,188)译码器的设计

精通verilog HDL语言编程源码9——RS(204,188)译码器的设计

https://www.eeworm.com/dl/663/369665.html

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单片机开发  Verilog HDL源码

Verilog HDL源码，显示器段数码管数字累加，测试通过

https://www.eeworm.com/dl/648/370136.html

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VHDL/FPGA/Verilog Verilog HDL下的4 位数字频率计控制模块源代码

Verilog HDL下的4 位数字频率计控制模块源代码

https://www.eeworm.com/dl/663/371090.html

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VHDL/FPGA/Verilog 16阶FIR滤波器--本设计用VERILOG HDL语言串行DA算法实现16阶有限频率响应滤波器！

16阶FIR滤波器--本设计用VERILOG HDL语言串行DA算法实现16阶有限频率响应滤波器！

https://www.eeworm.com/dl/663/371247.html

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其他  altera 公司内部PWM的HDL及驱动代码

altera 公司内部PWM的HDL及驱动代码

https://www.eeworm.com/dl/534/372012.html

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VHDL/FPGA/Verilog 本程序是在传输流传输过程中对节目时钟字段进行检测与修改,采用Verilog HDL 语言进行编程。

本程序是在传输流传输过程中对节目时钟字段进行检测与修改,采用Verilog HDL 语言进行编程。

https://www.eeworm.com/dl/663/372457.html

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VHDL/FPGA/Verilog verilog HDL example .many module .

verilog HDL example .many module .

https://www.eeworm.com/dl/663/372505.html

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单片机开发  Verlog HDL 写得一款32路方波发生器

Verlog HDL 写得一款32路方波发生器，例子是4路可以自己加，相位可调，频率可调，占空比可调。具体参见readme.doc.此处只提供了源码包含顶层模块sgs32.v 子模块dds.v和pll设置模块altp.v及波形驱动文件

https://www.eeworm.com/dl/648/375960.html

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VHDL/FPGA/Verilog 采用Verilog HDL语言编写的曼彻斯特码

采用Verilog HDL语言编写的曼彻斯特码，文件列表： help md.v md_tf.v me.v me_tf.v med.v

https://www.eeworm.com/dl/663/376429.html

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