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精通verilog HDL语言编程源码之8——异步FIFO设计

VHDL/FPGA/Verilog 3 K 154 次下载 2013-12-16

资源详细信息

文件格式

RAR

文件大小

3 K

资源分类

VHDL/FPGA/Verilog

上传者

发布时间

2013-12-16 09:53

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154 次

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2 积分

精通verilog HDL语言编程源码之8——异步FIFO设计 - 资源详细说明

精通verilog HDL语言编程源码之8——异步FIFO设计

精通verilog HDL语言编程源码之8——异步FIFO设计 - 源码文件列表

本资源包含 5 个源码文件支持在线预览，点击文件名即可查看

1

wptr_full.v

2

rptr_empty.v

3

dp_ram.v

4

async_fifo.v

5

async_cmp.v

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#Verilog #FIFO #异步时序 #跨时钟域

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